| 研究概要 |
本研究課題では,初年度(平成8年度)および2年度(平成9年度)において
1. アナログハードウエア記述言語MAST-AHDLの回路シミュレータ開発支援システムASSISTへの組み込みとアナログ/デジタル混合信号シミュレータSPADEの開発
2. 集中定数系/分布定数系混在回路対応型マルチレベルシミュレータDESIREの開発
3. アナログ回路の例題として,ニューラルネットワークを対象とする区分定数化手法に基づく高速シミュレータの構築に関する研究開発を実施してきた.本年度は,上記の研究開発を継続する形で研究を行い,下記のような成果を得た.
a) MAST-AHDLに加え,アナログハードウエア記述言語として標準化されつつあるVerilog-A記述をASSIST上で利用できる環境構築を行った.すなわち,AHDLを利用した手続き的関数による機能ブロック回路のモデル化システムを開発し,これをASSISTに組み込んだ.このことにより,Verilog-A記述による素子や機能ブロックのモデル化が可能となり,混合信号シミュレータSPADEでのシミュレーションが可能となった.
b) 従来のGMC法では,線路を1本ずつモデル化するため,多くの線路を含む伝送線路回路網のシミュレーションに対する効率が良好でなかった.そこで,多入力-多出力対応型の拡張GMCモデルを提案し,多くの線路を含む伝送線路回路網に対してのGMC法の適用を可能とした.このことにより,多数の線路を含む線形・非線形回路網のシミュレーションが極めて効果的に実行できるようになった.また,FDTD法を組み込んだ.このことにより,多層基板において3次元配線形状を考慮したシミュレーションを可能とした.
c) アナログニューラルネットワークの設計時に,そのシミュレーションをSPADEで行った.このとき,上記a)で示したようにオペアンプやニューロンの特性をVerilog-Aで記述することでモデル化し,SPADEにより正確なシミュレーションが実行できることを確認した.
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