| 研究概要 |
ディジタル信号処理には,最近離散エーブレット変換などが利用される.これらの変換は,大量のデータを実時間オンライン処理するシステムに組み込まれるので,高速性が要求される.そこでウエーブレット変換では,Mallatの離散的ウエーブレット変換(DWT)のような計算アルゴリズムが開発され,それをハードウエアで実現し,専用プロセッサを開発する試みがある.その場合,回路が複雑になるので高速性のみを追及した回路構成ではなくフォルトトレラントな回路構成を考える必要がある.本研究では,DWTの計算アルゴリズムをシストリックな形で2次元並列回路に構成し,それを高速化すると共に,回路のフォルトトレラント性とのトレードオフを考慮して,計算の中に冗長性を挿入する方法を考察した.その結果,次の知見を得た.
(1)DWT計算回路として考えたシストリックアレイの計算回路は,いわゆる畳み込み計算をする回路になるので,入力のスケジューリングによっていくつかの計算回路が考えられるが,これらは乗算回路と加算回路を基本モジュールとして構成されることを示した.
(2) 想定されたそれぞれの計算回路における故障の形態を明らかにし,それぞれの誤りパターンを,計算回路の基本モジュール毎に特定した.
(3)誤り検出はアルゴリズムベース検出法が適当であることを示した.
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