| 研究概要 |
本研究の目的は,従来の多値剰余数演算アルゴリズムにおける剰余桁の多値符号化を見直すことになり,さらにコンパクトに構成可能な多値剰余数演算ハードウェアアルゴリズムを検討することと,高速性を損なうことなく従来と同様容易に高集積多値剰余数演算回路が実現できることを示すことであった.
今年度の研究で得られた新たな知見等の成果を以下にまとめる.まず,従来の剰余数加算アルゴリズムを拡張し,新しく周期分解アルゴリズムに基づく剰余数加算器の構成法を提案した.これにより同じダイナミックレンジを確保するために必要とされる最大モジュラスにおいて,従来の63.4%のトランジスタ数で多値剰余数加算器が実現できることを明らかにした.提案した多値剰余数加算器のハードウェア構成としては,従来の5進SDFAとデコーダがそのまま利用可能である.したがって,演算速度は従来と同程度でありながら,利用可能なモジュラスの最大値ができるだけ小さなモジュラス集合を選択することで大幅な回路規模の削減を可能とした.また,従来のバレルシフタを用いた剰余数乗算器をさらに高集積化するため,多段バレルシフタを活用した新しい構成法を提案し,最大モジュラスにおいて従来の34.3%のトランジスタ数で実現できることも明らかにしている.こられの成果は国際会議ITC-CSCC′96および多値論理とその応用研究会で報告した.
次に,提案した高集積多値剰余数演算回路のレイアウト設計を行い,最大モジュラスの面積が従来の67.1%,総面積において66%で,多値剰余加算器が実現できることを示した.また,同様に多値剰余数乗算器では,最大モジュラスの面積が従来の50.1%,総面積において40.2%で実現できることを示した.
今後は,設計した高集積多値剰余演算回路と従来の多値剰余演算回路との総合的な性能評価を行い,その有用性を明らかにすると共に,FIRフィルタ等のディジタル信号処理への応用を検討する.
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