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(1)リセス構造を有する単電子素子の作製
シミュレーションによるポテンシャル及びキャリア分布解析に基づいてリセス構造を有する単電子素子サイズの設計を行い、その作製を行った。当初、工程中にリフトオフを使用していたのを検討し改め、歩留まりの大幅な向上を得た。これによりシリコン単電子素子の自己整合工程がほぼ確立できたと云える。この後直ぐに引続いて3端子電気的測定を行う予定である。
(2)RIEによるシリコン微細加工
上記のウェットプロセスに加えて、将来的に更にドライプロセスが必要になることを鑑みてRIE(反応性イオンエッチング)によるシリコン微細加工の条件出しを行った。その結果、幅100nm程度のトレンチが異方性良く得られた。線幅の減少、アスペクト比の向上、損傷の低減などエッチングの最適化を続行中である。
(3)非対称トンネル障壁を有する単電子素子作製工程の検討
アイランドの配列を作製しそれを配線で相互に接続してキャパシタンス・アレイを作製することで、我々の研究グループで提案している非対称トンネル障壁の特徴を活かした単電子素子回路を作製できることを検討し、その結果を今年度中に特許として申請する予定である。また2次元配列の準備として、非対称トンネル障壁の1次元配列回路の動作特性をシミュレーションし、単電子一方向輸送がより容易になり、回路の設計の自由度が増すことを確認した。
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