| 研究課題/領域番号 |
08750467
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| 研究種目 |
奨励研究(A)
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| 配分区分 | 補助金 |
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| 研究分野 |
情報通信工学
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| 研究機関 | 東京工業高等専門学校 |
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研究代表者 |
大塚 友彦 東京工業高等専門学校, 電子工学科, 助教授 (80262278)
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| 研究期間 (年度) |
1996
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| 研究課題ステータス |
完了 (1996年度)
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| 配分額 *注記 |
1,000千円 (直接経費: 1,000千円)
1996年度: 1,000千円 (直接経費: 1,000千円)
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| キーワード | Behavioral Model / Specification Translation / Hierarchical Design / Analog LSI |
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| 研究概要 |
本研究では、大規模なアナログLSIを効率的に設計するため、下記の成果を得た。
・アナログ・ビヘイビアのモデル化手法
アナログLSI設計の階層化を図るため、上位設計向けの動作特性近似モデル(ビヘイビア・モデル)の構築方法を検討した。ここでは、設計知識を基に適切な設計変数選択を行ったところ、実験計画法を用いた高精度のビヘイビア・モデルの導出方法を示した。
・アナログLSI設計の階層化手法
処理時間短縮のため、ライブラリ参照方式のアナログLSIの階層設計手法を提案した。予め、ライブラリに登録されたビヘイビア・モデルを参照することで、システムレベルの動作仕様を効率的にサブ・システムの動作仕様に変換し、トランジスタレベルのシミュレーションなしに高速、かつ高精度な回路最適設計が可能となった。
・設計プロトタイプシステムの試作
提案手法に基づいた設計プロトタイプシステムを試作した。OTA CMOSフィルタやバイポーラPLLなどの小規模な回路例について設計実験を行い、実際の回路設計において、設計時間短縮が確認された。
今後の課題としては、設計知識の効果的な適用方法の検討、より大規模な回路例への対応などが挙げられる。
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