| 配分額 *注記 |
16,200千円 (直接経費: 16,200千円)
1999年度: 2,700千円 (直接経費: 2,700千円)
1998年度: 6,000千円 (直接経費: 6,000千円)
1997年度: 7,500千円 (直接経費: 7,500千円)
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| 研究概要 |
本研究では, デバイス微細化のスケーリング則にのる強誘電体メモリとして, 強誘電体をゲートに用い強誘電体の分極によって半導体に誘起した表面電荷の伝導を制御するデバイスの開発を行った。
(1)強誘電体を用いたMFIS構造の試作
強誘電体を用いたMFIS構造を実現するためには半導体と強誘電体の間にバッファ材料を入れ、材料の混合を防ぐとともに、シリコンの結晶性を強誘電体に伝えてヘテロエピタキシャルに近くなるような絶縁物材料を挿入する必要がある。そこで、ZrO_2をバッファ層のCeO_2に加えて界面近くに導入することにより、その上にCeO_2がヘテロエピタキシャル成長することに成功した。されにこのCeO_2層上に強誘電体であるPLZTをゾルゲル法で堆積し、1回の塗布ことに仮焼成を加えることにによりPLZTもヘテロエピタキシャル成長することに成功した。また, 多結晶誘電体によるMFIS構造についてはバッファ層としてシリコンとコンパチビリティの良いSiONをシリコン上に形成し, その上に分極反転による劣化の少ない(SrBi_2Ta_2O_9)膜を析出し, 良好なるC-V特性を得た。
(2)セルファラインプロセスによるMFIS-FETの試作
MFIS-FETのPtゲート, 強誘電体SBT(SrBi_2Ta_2O_9)膜, バッファ層SiON膜をドライエッチングで一括除去した後にイオン注入によりS/Dを形成するセルファラインプロセスを実現した。初期試作はW/L700μm/150μmの大きいFETを作成した。その結果, 誘電体分極に起因する0.5Vの閾値電圧のずれが観測でき, メモリとしての記憶動作を確認できた。
(3)微細MFIS-FETのための微細加工技術
セルファラインプロセスを用いてMFIS-FETを作成するには同じマスク層を用いて金属ゲート, バッファ層等も一括してエッチングする必要がある。1μmあるいはそれ以下のゲート長を持つ微細MFIS-FETを実現するには高アスペクト比構造のレジストマスクの形成が不可欠であった。そこで, 通常の紫外線露光でパターン形成可能な透明性の高いEPON SU-8を用いた方法について検討し, パターン幅1.5μmでアスペクト比8のマスク層形成を行うことが可能になった。また, 電子ビーム描画および反応性イオンエッチングを用いた3層シジスト法により0.5μm幅程度のパターン形成も可能で, 微細MFIS-FET製作に有効な手段となると考えられる。
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