マイクロプロセッサシステムの低消費電力設計に関する研究

• 研究課題/領域番号: 09480057
• 研究種目: 基盤研究(B)
• 配分区分: 補助金
• 応募区分: 一般
• 研究分野: 計算機科学
• 研究機関: 九州大学
• 研究代表者: 安浦 寛人 九州大学, 大学院・システム情報科学研究科, 教授 (80135540)
• 研究分担者: 石原 亨 九州大学, 大学院・システム情報科学研究科, 日本学術振興会特別研 ; 富山 宏之 九州大学, 大学院・システム情報科学研究科, 日本学術振興会特別研 ; 澤田 直 九州大学, 大学院・システム情報科学研究科, 助手 (70235464) ; 岩井原 瑞穂 九州大学, 大学院・システム情報科学研究科, 助教授 (40253538) ; 村上 和彰 九州大学, 大学院・システム情報科学研究科, 助教授 (10200263) ; 冨山 宏之 九州大学, 大学院システム情報科学研究科, 日本学術振興会特別研
• 研究期間 (年度): 1997 – 1998
• 研究課題ステータス: 完了 (1998年度)
• 配分額: 13,100千円 (直接経費: 13,100千円); 1998年度: 4,900千円 (直接経費: 4,900千円); 1997年度: 8,200千円 (直接経費: 8,200千円)
• キーワード: 低消費電力設計 / マイクロプロセッサシステム / システムLSI / 可変電源電圧プロセッサ / ソフトコアプロセッサ / コンパイラ技術 / 論理合成 / DRAM / ロジック混載LSI / 低消費電力 / マイクロプロセッサ / 論理設計 / アーキテクチャ / コンパイラ / 命令スケジューリング / データパス幅 / 組み込みシステム

研究概要

本研究では,マイクロプロセッサを中心に構成されるシステムLSIの特性を活かした新しい低消費電力化技術を提案し,その実用化を目指して研究を行なった.プロセッサやメモリのアーキテクチャ,電源電圧の最適制御,ハードウェアとソフトウェアの協調による低消費電力化手法など,ソフトウェア,アーキテクチャ,回路技術を組合わせた低消費電力化技術を中心に開発を行なった.本研究の具体的な成果は、以下5つに分けられる.
* 可変電圧プロセッサアーキテクチャを用いた低電力システムの開発
プロセッサの電源電圧とクロック周期を可変にして,電源電圧変更命令によりプログラムから指定することで,応用プログラムの負荷に応じて必要最小限のエネルギーで計算を実行する技術を開発し,プロセッサの試作を行った.
* ソフトコアプロセッサと可変データパス技術を用いた低電力プロセッサの開発
ソフトウェアから駆動するデータパス幅を制御・変更できる低消費電力プロセッサアーキテクチャを開発した.
* バスの遷移回数を削減するコンパイラ技術とキャッシュメモリの低消費電力化手法の開発
データや命令の符号化や転送の順序などを制御することにより,消費電力を最小化する手法とキャッシュメモリから読み出される命令やデータを予測することによりメモリで消費される電力を削減する手法の開発を行なった.
* DRAM/ロジック混載LSIにおけるDRAMのリフレッシュ回数の削減を目的とした低消費電力化手法の開発
メモリ/ロジック混載を前提として,キャッシュメモリ,主記憶,補助記憶の各階層における記憶動作および階層間のデータ転送にかかる電力消費を軽減するメモリアーキテクチャの研究を行なった.
* 低電力化のための論理合成手法の開発
論理回路の合成手法として広く利用されているトランスダクション法を利用して低電力向けに論理回路を最適化する手法を開発した.

研究成果

• [文献書誌] Eko Fajar Nurprasetyo,et al.: IEICE Trans. on Electronics. E81-C(9)Soft-Core Processor Architecture for Embedded System Design. 1416-1423 (1998)
  • 説明: 「研究成果報告書概要(和文)」より
• [文献書誌] Koji Kai,et al.: "Analyzing and Reducing the Impact of Shorter Data Retention Time on the Performance of Marged DRAM/Logic LSIs" IEICE Trans. on Electronics. E81-C(9). 1448-1454 (1998)
  • 説明: 「研究成果報告書概要(和文)」より
• [文献書誌] Taku Ohsawa,et al.: "Evaluating DRAM Refresh Architectures for Merged DRAM/Logic LSIs." IEICE Trans. on Electronics,. E81-C(9). 1455-1462 (1998)
  • 説明: 「研究成果報告書概要(和文)」より
• [文献書誌] Tohru Ishihara,et al.: "Programmable Power Management Architecture for Power Reduction" IEICE Trans. on Electronics. E81-C(9). 1473-1480 (1998)
  • 説明: 「研究成果報告書概要(和文)」より
• [文献書誌] Akihiko Inoue,et al.: "Language and Compiler for Optimizing Datapath Widths of Embedded Systems." IEICE Trans on Fundamentals of Electronics, Communications and Computer Sciences. E81-A(12). 2595-2604 (1998)
  • 説明: 「研究成果報告書概要(和文)」より
• [文献書誌] Hiroyuki Tomiyama,et al.: "Instruction Scheduling to Reduce Switching Activity of Off-Chip Buses for Low-Power Systems with Caches" IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences. E81-A(12). 2621-2629 (1998)
  • 説明: 「研究成果報告書概要(和文)」より
• [文献書誌] Eko Fajar Nurprasetyo, et al.: ""Soft-Core Processor Architecture for Embedded System Design, "" IEICE Trans.on Electronics. E81-C (9). 1416-1423 (1998)
  • 説明: 「研究成果報告書概要(欧文)」より
• [文献書誌] Koji Kai, et al.: ""Analyzing and Reducing the Impact of Shorter Data Retention Time on the Performance of Merged DRAM/Logic LSIs, "" IEICE Trans.on Electronics. E81-C (9). 1448-1454 (1998)
  • 説明: 「研究成果報告書概要(欧文)」より
• [文献書誌] Taku Ohsawa, et al.: ""Evaluating DRAM Refresh Architectures for Merged DRAM/Logic LSIs, "" IEICE Trans.on Electronics. E81-C (9). 1455-1462 (1998)
  • 説明: 「研究成果報告書概要(欧文)」より
• [文献書誌] Tohru Ishihara, et al.: ""Programmable Power Management Architec-ture for Power Reduction, "" IEICE Trans.on Electronics. E81-C (9). 1473-1480 (1998)
  • 説明: 「研究成果報告書概要(欧文)」より
• [文献書誌] Akihiko Inoue, et al.: ""Language and Compiler for Optimizing Datap-ath Widths of Embedded Systems, "" IEICE Fundamentals of Electronics, Com-munications and Computer Sciences. E81-A (12). 2595-2604 (1998)
  • 説明: 「研究成果報告書概要(欧文)」より
• [文献書誌] Hiroyuki Tomiyama, et al.: ""Instruction Scheduling to Reduce Switch-ing Activity of Off-Chip Buses for Low-Power Systems with Caches, "" IEICE Fundamentals of Electronics, Com-munications and Computer Sciences. E81-A (12). 2621-2629 (1998)
  • 説明: 「研究成果報告書概要(欧文)」より
• [文献書誌] Eko Fajar Nurprasetyo,et al: "Soft‐Core Processor Architecture for Embedded System Desigh" IEICE Trans.on Electronics. E81-C(9). 1416-1423 (1998)
• [文献書誌] Koji Kai,et al: "Analyzing and Reducing the Impact of Shorter Data Retention on the Performance of Marget DRAM/Logic LSTs" IEICE Trans.on Electronics. E81-C(9). 148-1454 (1998)
• [文献書誌] Taku Ohswa,et al: "Evaluating DRAM Refresh Architectures for Merged DRAM/Logic LSIs" IEICE Trans.on Electronics. E81-C(9). 1455-1462 (1998)
• [文献書誌] Tohra Ishihara,et al: "Programmabie Power Management Architecfure for Power Reduction" IEICE Trans.on Electronics. E81-C(9). 1473-1480 (1998)
• [文献書誌] Akihiko Inoue,et al: "Language and Compiler for Optimizing Datapath Widths of Embedded Sistems" IEICE Trans,on Fundamentals of Electronics,Communications and ComputerSciences. E81-A(12). 2595-2604 (1998)
• [文献書誌] Hiroyuki Tomiyama,et al: "Instrauction Shheduling to Reduuce Switching Activity of off‐chip Buses for Low-Power Systems wihe Caches" IEICE Trans,on Fundamentals of Electronics,Communications and ComputerSciences. E81-A(12). 2621-2629 (1998)
• [文献書誌] Shackleford,B.,et al.: "Memory-CPU Size Optimization for Embedded System Designs" Proc.of 34th Design Automation Conference(34th DAC). 246-251 (1997)
• [文献書誌] 古賀一博,他: "トランスダクション法を利用した組合せ回路の低消費電力設計について" 情報処理学会DAシンポジウム'97論文集. 105-110 (1997)
• [文献書誌] Yasuura,H.,et al.: "Embedded System Design Using Soft-Core Processor and Valen-C" 4th Asia Pacific Conference on Hardware Description Languages(APCHDL'97). Vol.E80-D,No.10. 121-130 (1997)
• [文献書誌] Tomiyama,H.,et al.: "Code Placement Techniques for Cache Miss Rate Reduction" ACM Trans.Design Automation of Electronic Systems. Vol.2,No.4. 410-429 (1997)
• [文献書誌] Ishihara,T.,et al.: "Optimization of Supply Voltage Assignment for Power Reduction on Processor-Based Systems" Proc.of the Workshop on Synthesis and System Integration of Mixed Technologies(SASIMI'97). 90-97 (1997)
• [文献書誌] Ishihara,T.,et al.: "Power-Pro:Programmable Power Management Architecture" Proc.Asia-South Pacific Design Automation Conf.(ASPDAC'98). 321-322 (1998)