| 研究課題/領域番号 |
09558025
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| 研究種目 |
基盤研究(B)
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| 配分区分 | 補助金 |
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| 応募区分 | 展開研究 |
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| 研究分野 |
計算機科学
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| 研究機関 | 東北大学 |
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研究代表者 |
亀山 充隆 東北大学, 大学院・情報科学研究科, 教授 (70124568)
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| 研究分担者 |
張山 昌論 東北大学, 大学院・情報科学研究科, 助手 (10292260)
羽生 貴弘 東北大学, 大学院・情報科学研究科, 助教授 (40192702)
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| 研究期間 (年度) |
1997 – 1999
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| 研究課題ステータス |
完了 (1999年度)
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| 配分額 *注記 |
8,400千円 (直接経費: 8,400千円)
1999年度: 2,400千円 (直接経費: 2,400千円)
1998年度: 2,900千円 (直接経費: 2,900千円)
1997年度: 3,100千円 (直接経費: 3,100千円)
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| キーワード | 2線式電流モード多値集積回路 / ロジックインメモリVLSI / セルフチェッキング回路 / 算術演算回路 / 非同期式多値VLSI / 高並列演算回路 / Reed-Muller展開 / 分割理論 / 非同期式多値演算回路 / 電流モード多値集積回路 / 電流源制御 / 非同期多値演算回路 / 低消費電力多値集積回路 / 電力源制御 |
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| 研究概要 |
本研究では、高並列性を有するハードウェアアルゴリズム、演算と記憶を一体化した多値ロジックインメモリVLSIアーキテクチャ、低電力・高速多値集積回路などに関する研究を行い、信号の多レベル化に基づく多値集積回路の有用性を実証し、多値演算集積回路チップファミリを形成する基盤技術を開発することができた。以下に、その主要な成果を列挙する。
1.高並列多値演算回路の設計理論
シンボルレベルで記述された入出力演算仕様に対して、ディジット間の高並列性を満たす多値符号割当、すなわち入力変数に対する出力の依存度を減少させる多値符号化について、以下の3つの方法を考案した。(1)スパース行列をもつReed-Muller展開による高並列演算回路の設計、(2)分割理論による高並列演算回路の設計、(3)階層的符号割当に基づく高並列演算回路の設計。
2.電流モード多値集積回路の開発
高駆動能力を有する2線式電流モード回路集積の、高性能化と低消費電力化を検討した結果、ソース結合形電流モード多値集積回路の最適設計法や2電源を用いた低消費電力化などを考案することができた。さらに、2線情報を巧みに利用した、非同期化とセルフチェッキング化にも成功し、2値CMOS回路では得られない、次世代多値集積回路技術を開拓できた。
3.ロジックインメモリ多値VLSlシステムの開発
フローティングゲートMOSトランジスタを活用してトランジスタレベルで「記憶機能」と「演算機能」を一体化させることにより、組合せ回路内に記憶機能を分散化させてメモリと演算器間の通信ボトルネックを解消すると共に、記憶機能を有するパストランジスタ論理に基づき算術・論理演算回路を高性能化できる、世界初の多値ロジックインメモリVLSIアーキテクチャを考案した。その典型例として、32ビット入力ワードと1メガビットの全記憶ワードとの大小比較演算を完全並列に実行する、4値ロジックインメモリVLSIの評価を行った。本方式と従来の2値方式による同等機能のものと比較した結果、本方式に基づく実現ではチップ面積を42%、演算速度を26倍、消費電力を21%にそれぞれ大幅に高性能化できることを明らかにした。
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