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パルス間隔に情報を埋め込んだパルス伝搬ネットワークの構成的研究

研究課題

研究課題/領域番号 09650081
研究種目

基盤研究(C)

配分区分補助金
応募区分一般
研究分野 工学基礎
研究機関東京電機大学

研究代表者

堀尾 喜彦  東京電機大学, 工学部, 助教授 (60199544)

研究分担者 狩野 修男  東京電機大学, 工学部, 助手 (30287445)
研究期間 (年度) 1997 – 1998
研究課題ステータス 完了 (1998年度)
配分額 *注記
3,300千円 (直接経費: 3,300千円)
1998年度: 2,300千円 (直接経費: 2,300千円)
1997年度: 1,000千円 (直接経費: 1,000千円)
キーワード脳のモデル / ニューラルネットワーク / 実数演算 / アナログVLSI / 非線形システム / 力学系 / ニューロンモデル / ダイナミカルセルアセンブリ / 時空間情報処理 / アナログ情報処理
研究概要

近年、脳の生理学的研究および数理的な理論研究により、脳特に大脳皮質中のニューロンは、多数の他のニューロンからの活動電位の詳細な時間情報を利用して高度な情報処理を実現しているのではないかとの仮説が脚光を浴びている。すなわち、情報はパルスとパルスとの時間間隔に埋め込まれており、さらに多数のニューロンからパルスの到着のタイミングがじゅうようである。このようなニューラルネットワークモデルにおいては、ニューロンの内部状態の連続性と、パルス伝搬遅延の連続性が重要になる。すなわち、値も時間も連続な系として実現されていなければならない。このような、連続値・連続時間系では、実数を直接扱うことができるため、従来の有理数しか扱えないディジタル計算機に比べ、格段に高度な計算が実現できる。
本研究では、連続な時間も値も扱うことが可能なアナログ電子回路で、パルス間隔に情報を埋め込んだ新しいニューロンモデルを構築し、これを用いて脳がおこなっている情報処理様式に迫ることが目的である。そのために、非同期的なパルスを扱うことができるパルスニューラルネットワークモデルを、アナログCMOS半導体技術を用いて集積回路化した。回路化したニューロンは、入力される多数の重み付けされたパルスの入力の時空間的な構造に敏感に反応し発火する。また、パルス入力の時間履歴によりその発火のタイミングや内部状態の大きさを連続的に変化させる。また、多数のニューロン間をつなぐシナプスおよび軸索回路は、アナログ的な伝搬遅延を持ち、さらに結合重みも可変である。これらの回路より構造したニューラルネットワークは、パルスの時空間構造により情報をコードし、ダイナミックにニューロングループが構成されるダイナミカルセルアセンブリの自己組織化が可能である。本研究により、脳がおこなっている情報処理様式を探るための一つの道具としての、連続時間連続値による計算がハードウェアで実現された。

報告書

(3件)
  • 1998 実績報告書   研究成果報告書概要
  • 1997 実績報告書
  • 研究成果

    (45件)

すべて その他

すべて 文献書誌 (45件)

  • [文献書誌] M.Hanagata, Y.Horio and K.Aihara: "Asynchronous pulse neural network model for VLSI implementation" Trans. on Fundamentals, IEICE. E81A, 9. 1853-1859 (1998)

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  • [文献書誌] Y.Horio: "Switched-capacitor multi-internal-state chaotic neuron circuit with unipolar and bipolar output functions" Report of the Research Institute for Technology, Tokyo Denki University. 9, 1. 1-2.1-1-2.11 (1999)

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  • [文献書誌] 当麻喜弘, 三谷政昭, 斉藤剛, 稲葉博, 堀尾喜彦, 簑原隆: "ニューロ素子の高機能化とニューラルネットワークの高次処理に関する研究" 東京電機大学総合研究所年報. 17. 147-156 (1998)

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  • [文献書誌] 花形満, 堀尾喜彦, 合原一幸: "VLSI化を目的とした非同期パルスニューラルネットワークモデル" 電子情報通信学会技術報告. NLP97, 530. 29-35 (1998)

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  • [文献書誌] Y.Horio, K.Yasuda, M.Hanagata and K.Aihara: "An asynchronous pulse neural network model and its analog IC implementation" Proc.Int.Conf.on Electronics, Circuits and Systems. 3. 301-304 (1998)

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  • [文献書誌] Y.Horio, M.Hanagata and K.Yasuda: "An asynchronous pulse neural network model and its analog circuit implementation" Proc.Int.Symp.on Artificial Life and Robotics. 2. 336-341 (1998)

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  • [文献書誌] 渡来賢一, 堀尾喜彦: "連続時間遅延を持つ軸索回路の一構成法" 電子情報通信学会全国大会論文集. 1. 22 (1998)

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  • [文献書誌] 安田和秀, 花形満, 堀尾喜彦: "非同期パルスニューロンモデルの集積回路化" 電子情報通信学会全国大会論文集. 1. 65 (1998)

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  • [文献書誌] K.Yasuda, M.Hanagata R.Kasahara and Y.Horio: "Analog circuit implementation of asynchronous pulse neural network model" Proc.Int.Symp.on Nonlinear Theory and Its Applications. 2. 853-856 (1997)

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  • [文献書誌] M.Hanagata and Y.Horio: "A modified asynchronous pulse neural network model for VLSI implementation" Proc.Int.Symp.on Nonlinear Theory and Its Applications. 2. 849-852 (1997)

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  • [文献書誌] M.Hanagata and Y.Horio: "An asynchronous pulse neural network model with finite pulse width for VLSI implementation" Proc.Int.Conf.on Neural Information Processing and Intelligent Information Systems. 1. 26-29 (1997)

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  • [文献書誌] M.Hanagata and Y.Horio: "A modified asynchronous chaos neural network model for VLSI implementation" Proc.Int.Symp.on Circuits and Systems. 1. 657-661 (1997)

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  • [文献書誌] 堀尾 喜彦: "カオスニューロコンピュータ" Computer Today. 14, 5. 14-21 (1997)

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  • [文献書誌] M.Hanagata, Y.Horio and K.Aihara: "Asynchronous pulse neural network model for VLSI implementation" Trans.on Fundamentals, IEICE. E81A-9. 1853-1859 (1988)

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  • [文献書誌] Y.Horio: "Switched-capacitor multi-internal-state chaotic neuron circuit with unipolar and bipolar output functions" Report of the Research Institute for Technology, Tokyo Denki University. 9-1. 1-2.1-1-2.11 (1999)

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  • [文献書誌] Y.Tohma, M.Mitani, T.Saito, H.Inaba, Y.Horio and T.Minohara: "Developing neurons with a higher functioning capability and utilizing advanced methodologies to solve problems by neural networks" Annual Report of the Research Institute for Technology, TDU. 17. 147-156 (1998)

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  • [文献書誌] M.Hangata, Y.Horio and K.Aihara: "Asynchronous pulse neural network model for VLSI implementation" Tech.Rep.IEICE. NLP97-530. 29-35 (1998)

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  • [文献書誌] Y.Horio, K.Yasuda, M.Hanagata and K.Aihara: "An asynchronous pulse neural network model and its analog IC implementation" Proc.Int.Conf.on Electronics, Circuits and Systems. 3. 301-304 (1998)

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  • [文献書誌] Y.Horio, M.Hanagata and K.Yasuda: "An asynchronous pulse neural network model and its analog circuit implementation" Proc.Int.Symp.on Artificial Life and Robotics. 2. 336-341 (1998)

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      1998 研究成果報告書概要
  • [文献書誌] K.Watarai, Y.Horio: "Axon circuit with continuously controlled pulse delay" Proc.Annual Meeting of IEICE. 1. 22 (1998)

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      1998 研究成果報告書概要
  • [文献書誌] K.Yasuda, M.Hanagata and Y.Horio: "IC implementation of asynchronous pulse neuron mdel" Proc.Annual Meeting of IEICE. 1. 65 (1998)

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  • [文献書誌] K.Yasuda, M.Hanagata R.Kasahara and Y.Horio: "Analog circuit implementation of asynchronous pulse neural network model" Proc.Int.Symp.on Nonlinear Theory and Its Applications. 2. 853-856 (1997)

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  • [文献書誌] M.Hanagata and Y.Horio: "A modified asynchronous pulse neural network model for VLSI implementation" Proc.Int.Symp.on Nonlinear Theory and Its Applications. 2. 849-852 (1997)

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      1998 研究成果報告書概要
  • [文献書誌] M.Hanagata and Y.Horio: "An asynchronous pulse neural network model with finite pulse width for VLSI implementation" Proc.Int.Conf.on Neural Information Processing and Intelligent Information Systems. 1. 26-29 (1997)

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      1998 研究成果報告書概要
  • [文献書誌] M.Hanagata and Y.Horio: "A modified asynchronous chaaos neural network model for VLSI implementation" Proc.Int.Sump.on Circuits and Systems. 1. 657-661 (1997)

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  • [文献書誌] Y.Horio: "Chaotic neuro-computer" Computer Today. 14-5. 14-21 (1997)

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      1998 研究成果報告書概要
  • [文献書誌] M.Hanagata,Y.Horio and K.Aihara: "Asynchronous pulse neural network model for VLSI implementation" Trans.on Fundamentals,IEICE. E81A,9. 1853-1859 (1998)

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      1998 実績報告書
  • [文献書誌] Y.Horio: "Switched-capacitor multi-internal-state chaotic neuron circuit with unipolar and bipolar output functions" Report of the Research Institute for technology,Tokyo Denki University. 9,1. 1-2.1-1-2.11 (1999)

    • 関連する報告書
      1998 実績報告書
  • [文献書誌] 当麻喜弘,三谷政昭,斉藤剛,稲葉博,堀尾喜彦,簑原隆: "ニューロ素子の高機能化とニューラルネットワークの高次処理に関する研究" 東京電機大学総合研究所年報. 17. 147-156 (1998)

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      1998 実績報告書
  • [文献書誌] 花形満,堀尾喜彦,合原一幸: "VLSI化を目的とした非同期パルスニューラルネットワークモデル" 電子情報通信学会技術報告. NLP97,530. 29-35 (1998)

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      1998 実績報告書
  • [文献書誌] Y.Horio,K.Yasuda,M.hanagata and K.Aihara: "An asynchronous pulse neural network model and its analog IC implementation" Proc.Int.Conf.on Electronics,Circuits and Systems. 3. 301-304 (1998)

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      1998 実績報告書
  • [文献書誌] Y.Horio,M.Hanagata and K.Yasuda: "An asynchronous pulse neural network model and its analog circuit implementation" Proc.Int.Symp.on Artificial Life and Robotics. 2. 336-341 (1998)

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      1998 実績報告書
  • [文献書誌] 渡来賢一,堀尾喜彦: "連続時間遅延を持つ軸索回路の一構成法" 電子情報通信学会全国大会論文集. 1. 22 (1998)

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      1998 実績報告書
  • [文献書誌] 安田和秀,花形満,堀尾喜彦: "非同期パルスニューロンモデルの集積回路化" 電子情報通信学会全国大会論文集. 1. 65 (1998)

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      1998 実績報告書
  • [文献書誌] K.Yasuda,M.Hanagata R.Kasahara and Y.Horio: "Analog circuit implementation of asynchronous pulse neural network model" Proc.Int.Symp.on Nonlinear Theory and Its Applications. 2. 853-856 (1997)

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      1998 実績報告書
  • [文献書誌] M.Hanagata and Y.Horio: "A modified asynchronous pulse neural network model for VLSI implementation" Proc.Int.Symp.on Nonlinear Theory and Its Applications. 2. 849-852 (1997)

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      1998 実績報告書
  • [文献書誌] M.Hanagata and Y.Horio: "An asynchronous pulse neural network model with finite pulse width for VLSI implementation" Proc.Int.Conf.on Neural Information Processing and Intelligent Information Systems. 1. 26-29 (1997)

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      1998 実績報告書
  • [文献書誌] M.Hanagata and Y.Horio: "A modified asynchronous chaos neural network model for VLSI implementation" Proc.Int.Symp.on Circuits and Systems. 1. 657-661 (1997)

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  • [文献書誌] 堀尾 喜彦: "カオスニューロコンピュータ" Computer Today. 14,5. 14-21 (1997)

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  • [文献書誌] M.Hanagata and Y.Horio: "A modified asynchronous chaotic neural network model for VLSI implementation" Proc.of Int.Symp.on Circuits and Systems. 1. 657-661 (1997)

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      1997 実績報告書
  • [文献書誌] M.Hanagata and Y.Horio: "An asynchronous pulse neural network model with finite pulse width for VLSI implementation" Proc.of Int.Conf.on Neural Inf.Proc.and Intelligent Inf.Syst.1. 26-29 (1997)

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      1997 実績報告書
  • [文献書誌] M.Hanagata and Y.Horio: "A modified asynchronous pulse neural network model for VLSI implementation" Proc.of Int.Symp.on Nonlinear Theory and Its Applications. 2. 849-852 (1997)

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      1997 実績報告書
  • [文献書誌] K.Yasuda, M.Hanagata, R.Kasahara and Y.Horio: "Analog circuit implementation of asynchronous pulse neural network model" Proc.of Int.Symp.on Nonlinear Theory and Its Applications. 2. 853-856 (1997)

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      1997 実績報告書
  • [文献書誌] Y.Horio, M.Hanagata and H.Yasuda: "An asynchronous pulse neural network model and its analog circuit implementation" Proc.of Int.Symp.on Artificial Life and Robotics. 1. 336-341 (1998)

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      1997 実績報告書
  • [文献書誌] 花形満, 堀尾喜彦, 合原一幸: "VLSI化を目的とした非同期パルスニューラルネットワークモデル" 電子情報通信学会技術報告. 97,530. 29-35 (1998)

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公開日: 1997-04-01   更新日: 2016-04-21  

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