| 研究課題/領域番号 |
09650383
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| 研究種目 |
基盤研究(C)
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| 配分区分 | 補助金 |
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| 応募区分 | 一般 |
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| 研究分野 |
電子デバイス・機器工学
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| 研究機関 | 京都大学 |
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研究代表者 |
小野寺 秀俊 京都大学, 情報学研究科, 助教授 (80160927)
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| 研究分担者 |
小林 和淑 京都大学, 情報学研究科, 助手 (70252476)
田丸 啓吉 京都大学, 情報学研究科, 教授 (10127102)
VASILY Moshn 京都大学, 工学研究科, 講師 (40243050)
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| 研究期間 (年度) |
1997 – 1998
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| 研究課題ステータス |
完了 (1998年度)
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| 配分額 *注記 |
3,800千円 (直接経費: 3,800千円)
1998年度: 1,700千円 (直接経費: 1,700千円)
1997年度: 2,100千円 (直接経費: 2,100千円)
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| キーワード | 詳細設計最適化 / 低消費電力化設計 / 高速化設計 / セルベース設計 / ライブラリ生成 / スタンダードセルライブラリ / ゲート寸法最適化 / 接続最適化 / 詳細設計 / 低消費電力化 / クロストーク / 遅延最小化 / ディープサブミクロンプロセス / ASIC / システムLSI / 物理設計 / 遅延最適化 / 消費電力モデル / 遅延時間モデル / CMOS理論ゲート / 最適化設計 |
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| 研究概要 |
本研究では、超微細プロセスで実現する集積回路の設計手法として、レイアウト工程と統合化した論理構造最適化工程(これを詳細設計工程と呼ぶ)を新たに考え、レイアウトによる影響を精密に評価しながら回路を最適化する手法と、その関連技術について検討した。
詳細設計最適化においては、遅延時間と消費電力の正確な評価が不可欠である。そこで、抵抗成分を含んだ配線負荷に対して適用可能なゲート遅延の算出方法を明らかにした。開発手法は論理ゲートの過渡特性を出来る限り解析的に導出するもので、トランジスタ寸法や電源電圧の変更による特性最適化にも柔軟に対応できる。開発手法による遅延時間の計算誤差は、平均3%程度、最大11%であった。計算速度は、回路シミュレーションと比較して約1000倍高速である。
詳細設計最適化の適用対象としては、セルベース設計で実現されるASIC(Application Specific Integrated Circuit)が第一に考えられる。この場合、使用するスタンダードセルの動作特性が、設計対象とその要求仕様に適したものである事が望ましい。そこで、設計対象に毎に最適なスタンダードセルライブラリを自動生成する手法を明らかにした。多様な動作条件やプロセス条件に対して、様々な駆動力を持つライブラリが高速に生成できるようになった。
実際の詳細設計最適化手法としては、論理ゲートの入力端子の接続変更とゲート寸法の最適化を検討した。遅延特性のみを最適化するだけではなく、消費電力も最適化の対象とした。遅延特性の最適化に伴い、グリッチと呼ばれる不要遷移の回数が変化することに着目し、グリッチの削減により消費電力を低減化する手法を開発した。最も消費電力が少ないと思われている最小サイズのセルで構成される回路よりも、消費電力を最大13.9%、平均8.2%削減した。
超微細構造集積回路では、隣接配線間に発生するクロストークの影響が増大すると予想される。そこで、本研究では、隣接配線の信号変化による遅延時間の変化量について考察を行なった。
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