| 研究概要 |
本研究では,動画像符号化や3次元グラフィック表示LSIなどの大量のデータを高速に処理するマルチメディアシステムにおける並列処理プロセッサのアーキテクチャ、動さ機構について研究を行なった。動画像符号化プロセッサとして、HDTV用MPEGにおける動きベクトル検出の高速化を計る新しいアルゴリズムを提案する.階層的なピラミッドアルゴリズムに基づき、適応的に画像の特徴をもとに画素データのビット数を削減することによって,処理スピードを大幅に向上し,なおかつ非常に高い精度で動きベクトルを検出することに成功している.従来のピラミッドアルゴリズムや3-Stepアルゴリズムよりも,演算数は大幅に削減されており,なおかつPSNRで比較した動き検出精度もこれらの方法と同等である.このアルゴリズムは,0.5μプロセスにおいてVLSI実現されている.その面積は,従来発表されているものに比べ約1/4の大きさであり,なおかつ約2.5倍の高速化を図っている.
また、コンピュータグラフィックスに関しては、ビットシリアルデータ方式を用いた並列パイプライン方式について研究を行ない、影処理も含むCG表示LSIがワンチップで構成できる演算方式、アーキテクチャを考案した。
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