| 研究概要 |
提案する論理エミュレータの実装フローでは,論理回路に対する回路分割処理を利用せず,HDL(ハードウェア記述言語)で処理を行う.HDLを対象とすることで,回路規模に対し指数関数的に増加する論理合成処理時間を大幅に省略できるだけでなく,回路全体に対する効率的な最適化を行うことができる.HDLを対象とする回路分割処理は,細分化処理と割付け処理の二工程で行う.
割付け処理では,実装対象論理エミュレータの構成に依存する.本研究で採用する論理エミュレータの構成は,設計変更に伴う実装処理負荷の比較的少ないパーシャルクロスバとした.割付け処理のアルゴリズムには,通常の回路分割処理で頻繁に利用されているKernighan-Linのアルゴリズムに対して論理エミュレータ向けに改良を施すことで対応した.
上記手法の正当性を確認するために,ソフトウェアによる評価を行った.再構成型集積回路が8個実装された論理エミュレータを対象に,13,000ゲート数程度の簡素なマイクロプロセッサの実装を行った.処理時間は,最も時間を必要とする初期配置時に,細分化処理:9秒+7分7秒,割付け処理:6秒(Sun:UltraSPARCII300MHz)である.また,細分化処理の7分7秒は,依存関係のないHDLコードに対する論理合成処理の総和であるため,容易に分散処理に適応できる.一方,単純な論理合成処理では,6分53秒であり,論理合成処理後にさらに回路分割処理が必要である.この結果から,実装時間という観点では,有効な方法であるといえる.また,集積回路間の接続数制限に起因する実装可能性については,市販のものと単純に評価はできなかったが,Kernighan-Linアルゴリズムをそのまま用いた割付処理に対し,改良を加えたアルゴリズムでは,最大接続数で約30%の改善が確認できた.現在は,アナログに対する可能性の検討を行っている.
|
