| 研究課題/領域番号 |
09750395
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| 研究種目 |
奨励研究(A)
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| 配分区分 | 補助金 |
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| 研究分野 |
情報通信工学
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| 研究機関 | 埼玉大学 |
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研究代表者 |
伊藤 和人 埼玉大学, 工学部, 助教授 (30242283)
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| 研究期間 (年度) |
1997 – 1998
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| 研究課題ステータス |
完了 (1998年度)
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| 配分額 *注記 |
1,800千円 (直接経費: 1,800千円)
1998年度: 800千円 (直接経費: 800千円)
1997年度: 1,000千円 (直接経費: 1,000千円)
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| キーワード | 動的再構成 / ディジタル信号処理 / 並列処理 / FPGA / スケジューリング / 信号処理 / VLSI |
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| 研究概要 |
ディジタル信号処理アルゴリズムの実行においては、処理実行期間中に要求される演算機能が逐次変化することがある。動的再構成型LSIでは、LSI上の他の部分のゲート回路が演算器やレジスタとして動作中に、一部のゲート回路のみを他の演算器やレジスタに組み替え可能である。動的再構成可能LSIを用いれば、必要なときにゲート回路を所望の演算器に再構成することができ、ディジタル信号処理アルゴリズムを実行する専用LSIのゲート回路規模最少化を図ることができる。
しかしながら、動的再構成LSIでは一般に演算器の再構成時間を要し、また当然ながら再構成中のゲート回路は演算には利用できない。そこで、動的再構成によるゲート回路利用率最適化を図りながら、再構成所要時間による処理速度の低下を招かないようにディジタル信号処理アルゴリズム中の演算実行時刻と再構成実施時刻を決定する必要がある。
まず、与えられたディジタル信号処理を指定された速度で実行するために必要なハードウェア資源を動的再構成により最小化することを目指し、動的再構成における演算器再構成時間を見積もって演算実行時刻と演算器再構成時刻を決定するスケジューリング手法を開発した。いくつかの例において、実行速度を低下することなく処理実行に必要なハードウェア資源を低減できることを確認した。
次に、近年および将来の集積回路では、演算器間データ通信時間が演算時間や再構成時間に比べて相対的に増加しており、データ通信時間が処理速度の低下の原因となることに注目し、近傍の未使用演算器を所望の演算器型に動的再構成することでデータ通信時間を削減して高速な処理を実現するためのスケジューリング手法を開発した。いくつかの例においてこの手法が有効であることを確認した。
結論として、動的再構成型LSIにおける信号処理には、演算器再構成によるハードウェア資源再利用に基づくハードウェア最小化、および演算器間データ通信時間削減に基づく処理高速化の2つの利点があることがわかった。
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