| 研究概要 |
今日の大規模集積回路(VLSI)に実装される順序回路に対するテスト生成は,膨大な費用を要する問題である.本研究では,テスト生成処理を効率化,高速化するための並列アルゴリズムを考察し,提案することが目標である.昨年度は,効率の良い並列テスト生成アルゴリズムを設計するための基礎研究として,主に,順序回路の構造とテスト容易性・困難性との関係について考察した.今年度は,前年度の成果に基づき,テスト容易な順序回路を,具体的に提案し,その順序回路に対するテスト生成法の提案を行った.具体的な成果は以下の通りである.
1. テスト容易な順序回路の構造を明らかにした.
(1) 経路調整可能な順序回路:テスト容易な順序回路のクラスとして提案した.過去に報告されているテスト容易な順序回路のクラスの中で,最も大きいものである.
(2) 経路調整可能な順序回路のテスト生成法:本クラスに属する順序回路に対しては,最大展開モデルが存在し,その最大展開モデルを用いることで,効率よくテスト生成を行うことができる.
2. 時間展開モデル並列に基づく並列テスト生成アルゴリズムについて考察した.
(1) 経路調整可能な順序回路に対しては,最大展開モデルを部分回路に分割し,各プロセッサで処理する.
(2) 経路調整可能な順序回路に対しては,複数の極大展開モデルを各プロセッサに割当て,処理をする.
(3) 予備的な実験により,並列性を確認した.
今年度は,上述の通り,アルゴリズムの提案と予備実験による有効性の確認を行ったが,提案するアルゴリズムの実装とその実験的評価までは行うことができなかった.したがって,実装・実験による有効性の評価を課題として,今後も研究を続ける予定である.
|
