| 研究課題/領域番号 |
09780299
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| 研究種目 |
奨励研究(A)
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| 配分区分 | 補助金 |
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| 研究分野 |
計算機科学
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| 研究機関 | 広島市立大学 |
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研究代表者 |
越智 裕之 広島市立大学, 情報科学部, 助教授 (40264957)
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| 研究期間 (年度) |
1997 – 1998
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| 研究課題ステータス |
完了 (1998年度)
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| 配分額 *注記 |
1,700千円 (直接経費: 1,700千円)
1998年度: 700千円 (直接経費: 700千円)
1997年度: 1,000千円 (直接経費: 1,000千円)
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| キーワード | 低消費電力設計 / 配線容量 / セルベース設計 / データパスレイアウト優先設計 / レイアウトドリブン設計 / FPGA / フィールドプログラマブルケ-トアレイ |
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| 研究概要 |
本研究は、高速化、高集積化、低消費電力化を目標とした新しい集積回路設計のパラダイム「データパスレイアウト優先設計」(DLDD)を提案し、特に膨大なデータパス配線をもつRISCプロセッサ設計でその有効性を実証することを目的としている。DLDDは、データパスの配線を極力短くするべく、(1)まずデータパスをビット毎に別々のモジュールとして構成し、(2)それぞれを長方形の領域にレイアウトしてから、(3)それらを正方形のVLSIチップ内に配置しようというものである。昨年度の研究でFPGA上での有効性を確認できたので、本年度はセルベースの集積回路設計における有効性を調べるべくチップの試作を行なった。
16ビット汎用レジスタが8本、16ビットプログラムカウンタ(pc)、2つの条件フラグを有し、13個の基本的な命令を持つ16ビットRISCプロセッサを評価用に設計し、Synopsys 1998.02版を用いて論理合成、Avant! 2.2.0版を用いて配置配線を行ない、ローム社の0.6μmメタル3層テクノロジヘ実装した。Synopsys社の回路シミュレータPowerMill5.2版を用いてシミュレーションを行ない平均消費電流を求めたところ、プロセッサで実行される命令に偏りが見られる場合、最大で約18%の平均消費電流の低減が見られ、データパスレイアウト優先設計の効果が確認された。しかしながら、より一般的な命令ミックスでは逆に消費電力が大幅に増大することもわかった。この原因として、今回の設計ではデータパスレイアウト優先設計の方がセル面積が大きくなってしまったことなどが挙げられる。
本年度の研究で得られた知見を元に改良を重ねれば、DLDDのセルベース設計における有効性を実証することができると考えられる。
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