| 研究概要 |
3次元MOSデバイスを用いた超高性能3次元集積回路に関する研究として、下記の事を行った。
(1)SGT型3次元MOSトランジスタ及び基本回路の設計、及び、試作
単体3次元トランジスタ及び3次元回路の設計環境を整備した。その後、上記の設計環境を用いて、SGT型3次元MOSトランジスタ及び基本的な3次元回路の設計を行った。また、設計したSGT型3次元MOSトランジスタ及び基本的な3次元回路を試作のために必要なプロセスを構築した。
(2)3次元集積回路固有の設計パラメーターの明確化
3次元集積回路評価システムを構築した。これにより、SGT型3次元MOSトランジスタ及び基本的な3次元回路の評価を行った。この評価結果をもとに、3次元集積回路固有の設計パラメーターの明確化を行った。
(3)3次元型高集積メモリの提案
本研究で提案してきた3次元集積回路の設計指針に基づき,Stacked-Surrounding Gate Transistor(S-SGT)DRAMを提案した。このメモリは,複数のSGT型セルを垂直に積み上げることにより形成される。そして,このS-SGT DRAMは,新しい三次元階層型メモリアレイ技術によって実現されている。4セルを積層したS-SGT DRAMは,従来12F^2必要であったセル毎の面積を1.44F^2までに縮小可能であることを示した。
(4)3次元高集積メモリのデザインに関する研究
本研究ではS-SGT DRAMのプロセスデザインを提案した。今回のプロセスにより2セルを積層したS-SGT DRAMは、1セルあたり2.4F^2のセル占有面積を実現した。
(5)総括
以上を総括して,SGT型3次元MOSトランジスタ及び基本的な3次元集積回路の設計方針を系統的に明らかにした。
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