| 研究概要 |
本研究の目的は,10年後の汎用マイクロプロセッサ用超LSIチップの製造歩留りの向上化とチップ運用後のフォールトトレランス化を,方式設計,論理設計,回路設計等の観点から達成する技術を開発することであった.そのための研究対象は以下の(1)〜(3)であり,各々以下の成果が得られた.
(1)チップ製造後や運用後の欠陥や故障を回避するための再構成可能設計
FPGAのチップ製造後の欠陥や運用後の故障を回避するための再構成可能設計について以下の(1.1)〜(1.3)の3つの成果を得た.(1.1)CLB(Configuration Logic Block)の欠陥や運用後の故障を回避するための手法,(1.2)配線領域の欠陥や運用後の故障を回避するための手法,(1.3)SRAM自体の欠陥(故障)の診断と欠陥(故障)回避設計.
(2)故障検査容易な論理設計法
以下の(2.1)〜(2.3)の3つの成果を得た.(2.1)組合せ回路部に対して求めた活性化ベクタ集合を状態遷移図を用いて局部的に連結することで順序回路の短いテスト系列を生成,(2.2)バーシャルスキャンFFの選択手法,部分的なFFのリセットとテスト故障カバリッジとの関係の検討,検査点挿入による順序回路のBIST(Built-In Self-Test)手法,(2.3)高速なテスト手法を可能とするFPGAの設計法とそのテスト生成手法.
(3)誤り回復の容易なアーキテクチャ
以下の(3.1)〜(3.4)の4つの成果を得た.(3.1)LPU-MPU-HPUの3階層構成超並列処理プロセッサのLPU-MPUアーキテクチャ,(3.2)並列処理システムの誤り回復のためのチェックポイント手法,(3.3)「高信頼モード」と「通常モード」とのモードを持たせる多重系システム,(3.4)並列処理システムのノードやリンクに故障がある場合での経路選択方法.
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