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階層冗長構成法による超高集積ロボット制御ニューロプロセッサの構成

研究課題

研究課題/領域番号 10650437
研究種目

基盤研究(C)

配分区分補助金
応募区分一般
研究分野 制御工学
研究機関八戸工業大学

研究代表者

苫米地 宣裕  八戸工業大学, 工学部, 教授 (70048180)

研究期間 (年度) 1998 – 1999
研究課題ステータス 完了 (1999年度)
配分額 *注記
2,000千円 (直接経費: 2,000千円)
1999年度: 900千円 (直接経費: 900千円)
1998年度: 1,100千円 (直接経費: 1,100千円)
キーワード階層冗長構成法 / WSI / ニューロプロセッサ / 歩留まり改善 / ロボット制御 / 多次元サブシステム分割 / 超高集積 / 歩留り改善 / 多次元サブシステム分割法
研究概要

(1)非冗長ニューロプロセッサの成形
知能ロボットのリアルタイム制御に使用することのできる全ハードウエア形ニューロプロセッサ(すべての演算機能をハードウエアによって実現するニューロプロセッサ)のアーキテクチャ設計・論理設計・レイアウト設計を行い、演算速度、チップ面積、1枚のウエーハに集積できるニューロン数の限界を明らかにした。
(2)階層冗長構成法の提案
本ニューロプロセッサに適した欠陥救済方法として階層冗長構成法を提案した。本方法は、ニューロン内部の回路レベルの冗長化とニューロンを単位とするシステムレベルの冗長化を組み合わせる方法であり、小さなオーバヘッドで所定の歩留まりを達成できるという特長を有している。
(3)冗長化ニューロプロセッサの最適設計
階層冗長構成法を適用したニューロプロセッサの歩留まり解析を行い、システム設計上のパラメータと歩留まりの関係を明らかにした。この関係に基づいて最適設計を行った結果、ニューロン500個を搭載した3層フィールドフォワードニューロプロセッサが、1枚のウエーハにオーバーヘッド27%で、かつ、充分な歩留まりで構成できる可能性のあることがわかった。

報告書

(3件)
  • 1999 実績報告書   研究成果報告書概要
  • 1998 実績報告書
  • 研究成果

    (12件)

すべて その他

すべて 文献書誌 (12件)

  • [文献書誌] 苫米地宣裕: "全ハードウエア形高速ニューロプロセッサの設計"八戸工業大学情報システム工学研究所紀要. 10. 1-4 (1998)

    • 説明
      「研究成果報告書概要(和文)」より
    • 関連する報告書
      1999 研究成果報告書概要
  • [文献書誌] 苫米地宣裕: "WSI規模高速ニューロプロセッサの階層冗長構成法"電子情報通信学会論文誌. J81-D-I,7. 933-936 (1998)

    • 説明
      「研究成果報告書概要(和文)」より
    • 関連する報告書
      1999 研究成果報告書概要
  • [文献書誌] Nobuhiro Tomabechi: "Hierarchical redundancy design for WSI neuro-processors"Proc. IEEE Asia Pacific Symp. On Circuits & Systems. 787-790 (1998)

    • 説明
      「研究成果報告書概要(和文)」より
    • 関連する報告書
      1999 研究成果報告書概要
  • [文献書誌] 藤岡与周、苫米地宣裕: "多入力算術演算器の動的再構成に基づく知能ロボット制御用WSI規模並列プロセッサの構成法"電子情報通信学会論文誌. J82-D-I-4. 543-551 (1999)

    • 説明
      「研究成果報告書概要(和文)」より
    • 関連する報告書
      1999 研究成果報告書概要
  • [文献書誌] Nobuhiro Tomabechi: "Multi-dimensional subsystem-dividing for yield enhancement in defect-tolerant WSI systems"Proc. IEEE Int. Symp. On Defect and Fault Tolerance in VLSI Systems. 40-45 (1999)

    • 説明
      「研究成果報告書概要(和文)」より
    • 関連する報告書
      1999 研究成果報告書概要
  • [文献書誌] Nobuhiro Tomabechi: "Design of full-hardware high-speed neuro-processors."Bulletin of Laboratory of Information and System Engineering Hachinohe Institute of Technology. vol.1O. 1-4 (1998)

    • 説明
      「研究成果報告書概要(欧文)」より
    • 関連する報告書
      1999 研究成果報告書概要
  • [文献書誌] Nobuhiro Tomabechi: "Hierarchcal redundancy design of wafer scale and high-speed neuro-processors"Transactions of IEICE an D-I. vol.J81-D-I,no.7. 933-936 (1998)

    • 説明
      「研究成果報告書概要(欧文)」より
    • 関連する報告書
      1999 研究成果報告書概要
  • [文献書誌] Nobuhiro Tomabechi: "Hierarchical redundancy design for WSI neuro-processors."Proc. of IEEE Asia Pacific Symp. on Circuits and Systems. 787-790 (1998)

    • 説明
      「研究成果報告書概要(欧文)」より
    • 関連する報告書
      1999 研究成果報告書概要
  • [文献書誌] Y.Fujioka and N.Tomabechi: "Design of a wafer scale parallel processor for intelligent robot control based on the dynamic reconfiguration of multi-operand arithmetic units."Transactions of IEICE Japan D-I. vol.J82-D-I, no.4. 543-551 (1999)

    • 説明
      「研究成果報告書概要(欧文)」より
    • 関連する報告書
      1999 研究成果報告書概要
  • [文献書誌] Nobuhiro Tomabechi: "Multi-dimensional subsystem-dividing for yield enhancement in defect-tolerant WSI systems."Proc. Of IEEE Int. Symp. On Defect and Fault Tolerance in VLSI Systems. 40-45 (1999)

    • 説明
      「研究成果報告書概要(欧文)」より
    • 関連する報告書
      1999 研究成果報告書概要
  • [文献書誌] Nobuhiro Tomabechi: "Multi-Dimensional Subsystem-Dividing for Yield Enhancement in Defect-Tolerant WSI Systems"Proc.IEEE Int.Symp.on Defect and Fault Tolerance in VLSI Svstems. 40-45 (1999)

    • 関連する報告書
      1999 実績報告書
  • [文献書誌] Nobuhiro Tomabechi: "Hierarchical Redundancy Design for WSI Neuro-Processors" Proceedings IEEE Asia-Pacific Conf.on Circuits and Systems. 787-790 (1998)

    • 関連する報告書
      1998 実績報告書

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公開日: 1998-04-01   更新日: 2016-04-21  

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