| 研究概要 |
VLSI技術の極限的微細化と大規模化に伴い,内部配線の激増に起因する問題が深刻な障壁となりつつある.本研究では,配線問題に制限されない次世代高並列集積システムの構築を目指して,「多値論理」および「集合論理」と呼ばれる新しい演算原理に基づくVLSIアーキテクチャの可能性を検証した.
1.2値M系列を情報担体とする同期式集合論理のための基本論理ゲートの組を発案し,これによる集合論理回路の合成手法を明らかにした.
2.集合論理回路では,M系列の長さと多重度を調節することにより,信号線上の情報量と信頼性を柔軟に制御できることを明らかにした.
3.双方向電流モード回路方式に基づく集合論理回路の実現方式を提案した.さらに,集合論理に基づく9×9画素完全並列画像処理用テンプレートマッチング回路を0.6μm CMOS技術を用いて設計・試作した.40×40画素程度のテンプレートマッチング回路を構成した場合,チップ面積を約30%,配線領域を約78%削減することが可能である.
4.2値M系列を情報担体として大幅な配線量の削減を可能にする新しいニューラルネットワークアーキテクチャを発案した.
5.研究概念を任意の直交符号をキャリアとする一般的なチップ内/チップ間CDMA通信方式に拡張するとともに,符号系列の位相オフセット誤差の問題を克服できる多値CDMA方式を発案した.
6.以上の研究と並行して,多値論理VLSIアーキテクチャに関する研究を行うとともに,集合論理方式との比較を行った.ニューラルネットワークなどのアナログ信号配線の多いアーキテクチャではCDMA方式が有効であり,シグナルプロセッサなどのディジタル演算を多用する応用では多値論理方式が適しているという結論を得た.
今後,多値論理/集合論理VLSIアーキテクチャの大規模応用技術を開発することが重要な研究課題である.
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