| 研究概要 |
大規模な単一ボルテックスロジック回路(SFQ論理回路)の実現のためには、集積回路の設計手法の確立が必要不可欠である。特にSFQ論理回路は、半導体論理回路と異なる動作原理に基ずくため、半導体集積回路の設計手法をそのまま用いることはできない。我々はSFQ論理回路の設計において、二分決定グラフ(BDD)を用いると、回路構成が簡単になることを示してきた。BDD論理回路は基本素子の規則的アレイで構成されるため、回路のモジュール性が高く、基本素子をセル化することによって、マスクレイアウトの作成が容易となる。本研究では、大規模なSFQ論理回路を実現することを目的として、BDD SFQ論理回路のセルベース設計法を提案し、本手法を用いてAdderの設計を行った。
我々の提案するBDD SFQ論理回路では、RSFQ論理回路のJTL,Confluence Buffer,Splitter,D2 flip flopを規則的にアレイ状に並べることによって、任意の論理回路を構成できる。これらの回路のセル化を行うことによって、大規模回路を構築することが容易になり、マスクレイアウトの作成にかかる時間を大幅に減らすことができる。ここで、セル化とはマスクレイアウトにおいて、入出力やバイアスなどの位置や線幅、回路面積を一定にすることである。
我々はBDDを用いたSFQ論理回路のセルベース設計法の有用性を検討するために、1bit Half Adderの設計を行い、セルベースを用いた場合と用いない場合との比較を行った。以上のセル化によりLatencyや面積は若干大きくなるが、大規模な回路でも、常に約±30%のDCバイアスマージンが得られることがわかった。また、設計に要する時間を大幅に短縮できるようになった。
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