| 配分額 *注記 |
14,500千円 (直接経費: 14,500千円)
2001年度: 1,700千円 (直接経費: 1,700千円)
2000年度: 1,200千円 (直接経費: 1,200千円)
1999年度: 11,600千円 (直接経費: 11,600千円)
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| 研究概要 |
本研究では,Si CMOS集積回路の格段の低消費電力・高速化を目指し,SiGeをソース・ドレイン層,ゲート電極,および,チャネル部に導入し,かつ,薄膜SOI(Silicon on Insulator)を用いたCMOSデバイス実現のために,デバイス動作・特性解析,新たなデバイス評価法の開発を含めたCMOSデバイス構成法の研究を行った.
歪SiGe層を埋め込みチャネルとするSiGe/Siヘテロ構造を導入したpMOSFETを試作し,従来構造の2倍以上の相互コンダクタンスを得た.
ある臨界膜厚以上のSiGe層厚では,膜厚増大と共にMOSFETのドレインリーク電流が増大することが判明した.この原因を明らかにすると共に,Ge比率とSiGe膜厚に対する設計指針を得た.
ドープトSiGe低温成長により,急峻な不純物濃度分布の極浅S/D層の形成を可能とし,0.1μmゲート長せり上げS/D構造pMOSFETを試作した.この手法が,短チャネル効果抑制に有効であり,また,良好なドレイン駆動力が得られ,低抵抗な極浅S/D構造が得られることを確認した.
アナログ応用で重要な低周波雑音特性を検討した.歪SiGeチャネルpMOSFETは,従来構造に比べて優れた低周波雑音特性を有することを明らかにした.また,Ge比率やSiGe膜厚に対して,低周波雑音レベルと相互コンダクタンスgmの間にユニバーサルな関係があることを見出し,高gm化により雑音レベルの低減が図れることを明らかにした.
ボディ浮遊SOI構造での低周波雑音特性を検討した.ボディ浮遊効果に起因したローレンツ型過剰雑音がホット・キャリア・ストレスにより,大きな影響を受けること,および,そのメカニズムを明らかにした.
デバイス特性に大きな影響を及ぼすと考えられる,チャネル部に導入したSiGe/Siヘテロ構造界面の電気的品質を評価するため.低温におけるチャジポンピング法を用いたヘテロ界面準位密度の直接測定法を確立した.
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