| 配分額 *注記 |
46,700千円 (直接経費: 46,700千円)
2002年度: 15,400千円 (直接経費: 15,400千円)
2001年度: 16,300千円 (直接経費: 16,300千円)
2000年度: 15,000千円 (直接経費: 15,000千円)
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| 研究概要 |
本研究では,次世代の知的ディジタル信号処理として提案している進化論的ディジタルフィルタ(evolutionary digital filter : EDF)の信号処理能力を理論的に研究するとともに,そのVLSI実現によって,信号処理能力を実験的に検証している.
提案しているEDFをVLSI実現するためにその並列分散処理化によるアルゴリズムと構造の改良を行い,信号処理性能が向上することをソフトウェアシミュレーションにより確認した.
さらに,VLIS実現のためのプロトタイプとして,EDFをFPGA上に実現し,その構造について提案した.まず,単一のFPGA(フィールドプログラマブルゲートアレイ)上でのEDFの実現と評価を行った.並列EDFを高速に実行するための高並列VLSIシステムのプロトタイプを試作し,性能を評価した.設計は,ハードウェア記述言語によって行い,FPGAによって実現する.ここでは,高並列VLSIシステム実現の基礎的実験として,単一のEDFを単一のFPGA上で実現し,処理速度や回路規模,VLSI実現の適合性を評価した.
次に,EDFのVLSI実現に関して総合的に評価している.上述のEDFのFPGA上での並列実現による実験結果に基づき,単一のEDFのVLSIシステムを試作し,性能を評価した.設計は,ハードウェア記述言語によって行った.チップ試作は,東京大学大規模集積システム設計教育センター(VDEC)を通して行い,このチップに関して,処理速度や回路規模を評価した.評価実験により,今回試作したチップではサンプリング周波数は3.7KHzであり,ソフトウェア上でEDFを実現した場合に対して2.2倍高速に動作する.
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