| 研究課題/領域番号 |
12044206
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| 研究種目 |
特定領域研究
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| 配分区分 | 補助金 |
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| 審査区分 |
理工系
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| 研究機関 | 東京大学 |
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研究代表者 |
南谷 崇 東京大学, 先端科学技術研究センター, 教授 (80143684)
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| 研究分担者 |
中村 宏 東京大学, 先端科学技術研究センター, 助教授 (20212102)
寺田 浩詔 高知工科大学, 情報システム工学科, 教授 (80028985)
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| 研究期間 (年度) |
2000 – 2002
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| 研究課題ステータス |
完了 (2003年度)
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| 配分額 *注記 |
97,400千円 (直接経費: 97,400千円)
2002年度: 26,400千円 (直接経費: 26,400千円)
2001年度: 26,000千円 (直接経費: 26,000千円)
2000年度: 45,000千円 (直接経費: 45,000千円)
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| キーワード | 計算機アーキテクチャ / カスケードALU / 非同期式システム / 設計支援CAD / SDIモデル / AINOS / メモリシステム / コンパイル技術 / カスケードALUアーキテクチャ / メモリアーキテクチャ / SCIMA / 設計支援CADシステム / コンパイラ / 非同期式パイプライン / 多重並列演算方式 / 事象駆動原理 / 非同期式ライブラリ / ダブルバッファDDL / データフローアーキテクチャ / 自己タイミング制御方式 |
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| 研究概要 |
本研究では、超高速瞬時処理を実現するVLSIアーキテクチャとして、命令実行の際にALUを直列接続してRAW依存を解決するカスケードALUアーキテクチャを提案した。現行のアウトオブオーダアーキテクチャでは、大規模化により配線長が増加する部分でクリティカルパスが決まるため、今後のプロセスにおいて並列度とクロックを同時に向上させることが困難となるが、カスケードALUアーキテクチャでは、配線長が増加しない部分でクリティカルパスが決まるため、並列度とクロックの同時向上が維持できる。本研究では、サイクルレベルシミュレータを用いた評価を行い、提案アーキテクチャはプロセス微細化に対する性能スケーラビリティがあることを確認した。また、大規模化の際に問題となるカスケードALU内での長距離配線を減少させるブロック化手法を提案し、サイクルレベルシミュレータを用いた評価により、提案アーキテクチャは大規模化に関しても有効であることを確認した。
また、カスケードALUアーキテクチャは実行する命令列の依存関係でサイクルタイムが変動するため、要求一応答ハンドシェイクプロトコルに基づいてデータ転送を行う非同期式実装に向いている。そこで、非同期事象駆動原理に基づく複合VLSIの設計支援環境として、遅延情報を利用した最適化を行うことが出来るSDIモデルに基づく非同期式システム設計支援CADシステムrAINOS」を開発し、超高速瞬時処理システムの設計容易化を実現した。
さらに、知的瞬時処理に適したメモリアーキテクチャとして、メモリ階層自体の再構成とメモリ階層間データ転送をソフトウェアから制御するアーキテクチャを提案し、メモリ階層問データ転送を最適化してチップ外メモリアクセスを最小限に抑止するアルゴリズムに基づくコンパイラをワークステーション上に実装した。
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