| 研究分担者 |
中島 康彦 京都大学, 経済学研究科, 助教授 (00314170)
森 眞一郎 京都大学, 情報学研究科, 助教授 (20243058)
北村 俊明 京都大学, 総合情報メディアセンター, 助教授 (10324683)
津邑 公暁 京都大学, 経済学研究科, 助手 (00335233)
五島 正裕 京都大学, 情報学研究科, 助手 (90283639)
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| 研究概要 |
第一に,Dualflowアーキテクチャの策定および性能評価を行った.レジスタという空間的制約の無い状況において,従来のアーキテクチャでは得られない,より高い命令レベル並列性の検出および高速化の可能性を明らかにした.また,命令選択機構が全体の性能を決定するスーパスカラプロセッサにおいて,従来のCAMベースの機構に対し,新たに提案したRAMベースの機構では,約2倍の高速化が可能であることを明らかにした.第二に,レジスタ空間を持たないJAVAアキテクチャの高速化について検討した.SpecJVM98に対して,命令畳み込みでは最大42%,値予測では最大29%のサイクル数を削減できることを明らかにした.また,演算ユニット単位にクロックを投入/停止する機構を仮定し,クロック分配系統の上流において投機的にクロック制御を行うことにより,性能低下を抑えつつ,消費電力の80%から90%が削減可能であることを明らかにした.第三に,レジスタ空間を持たない性質を利用し,現在研究段階にある値予測技術よりもさらに長距離の演算結果を予測し,実際の演算を全く行わずに演算結果を高速に求める関数値再利用技術の提案を行った.JAVA仮想マシンについては,SpecJVM98を用いた評価により,最大47%のサイクル数を削減できることを明らかにした.また,一般のRISCプロセッサおよびStanford-integerを用いた評価では,最大60%のサイクル数を削減できることを明らかにした.第四に,通常どおり再利用を行うプロセッサMSPとは別に,先行して再利用表への登録を行うプロセッサSSPを複数個設ける並列事前実行機構により,さらなる高速化を図った.SSPは,自身が有する局所メモリおよび再利用表への読み書きは行うものの,キャッシュおよび主記憶への書き込みは行わないため,MSPに対して悪影響を及ぼさない.Stanford-integerを用いて評価を行った結果,単一プロセッサでは全く効果のなかったプログラムについて,最大70%のサイクル数を削減できることを明らかにした.
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