| 研究課題/領域番号 |
12555083
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| 研究種目 |
基盤研究(B)
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| 配分区分 | 補助金 |
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| 応募区分 | 展開研究 |
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| 研究分野 |
電子・電気材料工学
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| 研究機関 | 北海道大学 |
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研究代表者 |
長谷川 英機 北海道大学, 大学院・工学研究科, 教授 (60001781)
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| 研究分担者 |
葛西 誠也 北海道大学, 大学院・工学研究科, 助教授 (30312383)
橋詰 保 北海道大学, 量子集積エレクトロニクス研究センター, 助教授 (80149898)
江 潮 北海道大学, 量子界面エレクトロニクス研究センター, 非常勤研究員講師(研究機関研究員)
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| 研究期間 (年度) |
2000 – 2001
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| 研究課題ステータス |
完了 (2001年度)
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| 配分額 *注記 |
13,400千円 (直接経費: 13,400千円)
2001年度: 6,300千円 (直接経費: 6,300千円)
2000年度: 7,100千円 (直接経費: 7,100千円)
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| キーワード | 量子細線トランジスタ / III-V族化合物半導体 / 量子限界 / 論理回路 / 記憶回路 / 集積回路 / ショットキーゲート / MBE選択成長 |
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| 研究概要 |
本研究の目的は、独自の構造をもつIII-V化合物半導体量子細線トランジスタによって、量子限界近傍で動作をする論理回路やメモリー回路のプロトタイプを実現し、量子集積回路に実用化の展望を切り開くことにある。本研究の成果を以下に示す。
1.ショットキーインプレーンゲート(IPG)量子細線トランジスタと金属ナノドットを組合せ、ドットクローン荷電でトランジスタのコンダクタンスしきい値を制御する新しい単電子メモリデバイスを提案、開発した。
2.単電子小規模集積回路をWPG単電子トランジスタ(SET)により構成することことを検討し、量子細線トランジスタを負荷とする単電子抵抗負荷インバータや、2つのSETを用いた単電子相補形インパークを試作し、動作を実証した。ことに前者では伝達利得1.3が達成された。
3.量子限界近傍の電力・遅延時間積で動作可能な新たな量子論理回路として、二分決定グラフ(BDD)アーキテクチャを量子細線トランジスタで実装するBDD量子論理回路方式を提案した。そして、基本デバイスをGaAsエッチングナノ細線とナノショットキーゲート技術を用いて試作し、低温および室温にて動作実証するとともに、これを集積化することにより基本論理回路を試作し回路が正しい論理演算を行うことを確認した。
4.量子細線トランジスタの基本構造として、均一性およびサイズ制御性に優れたInGaAsおよびGaAs埋め込みリッジ量子細線アレイを選択MBE成長法により実現した。ことにInGaAs量子細線においては基板前処理の最適化や原子状水素処理の適用により、サブミクロンピッチ高密度細線アレイの実現に成功した。
5.素子表面不活性化のために、III-V族半導体表面を走査トンネル分光(STS)法により詳細に評価した。異常STSスペクトルの機構を明らかにし、ピンニングがエネルギー的・空間的に連続分布する表面準位の集合体によることを示した。さらに、シリコン界面制御層(Si ICL)を用いた表面不活性化法を検討し、Si ICL形成前初期表面の最適化を図るとともに、本手法の有効性をSTSなどで確認した。
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