| 研究概要 |
昨年度の研究に引き続き,以下を行った.
システムLSIの形式的検証のために論理設計レベルでの形式的検証アルゴリズムの一つであるCTL(計算木論理)モデル検査法と呼ばれる手法をプレスブルガー算術を扱えるように拡張した.一般にCTLモデル検査アルゴリズムの正当性は状態空間が有限であることを利用することによって保証されている.本研究で取り扱う拡張されたCTLモデル検査アルゴリズムは,計算途中では無限の状態を取り扱う(しかし,表現する式は計算機内では小さなデータ構造で表現できる)にもかかわらず,最終的に得られる計算結果が正しいことを証明し,拡張CTLモデル検査アルゴリズムの正当性を保証している.
また,提案アルゴリズムを実際に実現し,共有リソースヘの同時アクセスを禁止する制御回路などいくつかの例題回路に対して,本手法を適用した.本手法により,レジスタのビット数が大きくなっても検証時間が変わらないような有効な場合があることがわかった.一般にはレジスタのビット数が大きくなる検証に必要な計算時間および計算メモリは著しく大きくなる.これらの本手法の有効性について研究発表を行った.
また,さらに,プレスブルが一算術を扱うためのライブラリの高速化および省メモリ化を行うために,検証アルゴリズムを改良を行った.これらに関しては,本年度の研究成果発表は行えなかったが,次年度以降,検証アルゴリズムの更なる改善を行う予定である.
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