| 研究課題/領域番号 |
13025213
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| 研究種目 |
特定領域研究
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| 配分区分 | 補助金 |
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| 審査区分 |
理工系
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| 研究機関 | 東京大学 |
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研究代表者 |
平本 俊郎 東京大学, 生産技術研究所, 教授 (20192718)
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| 研究分担者 |
石原 宏 東京工業大学, フロンティア創造共同研究センター, 教授 (60016657)
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| 研究期間 (年度) |
2001 – 2003
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| 研究課題ステータス |
完了 (2003年度)
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| 配分額 *注記 |
84,200千円 (直接経費: 84,200千円)
2003年度: 28,000千円 (直接経費: 28,000千円)
2002年度: 28,000千円 (直接経費: 28,000千円)
2001年度: 28,200千円 (直接経費: 28,200千円)
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| キーワード | 半導体MOSFET / 低消費電力 / 基盤バイアス / しきい値 / 強誘電体FET / 不揮発性ラッチ回路 / FeRAM / 低スタンバイ消費電力 / 基板バイアス / 強誘電体ゲートFET / 不揮発性SRAM回路 / 強誘電体SPICEモデル / 基板バイパス / しきい値電圧 / 不揮発生SRAM回路 |
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| 研究概要 |
低電圧で動作する超低消費電力・高性能論理デバイスおよび高機能を有する強誘電体ゲートFETの検討を行った。論理デバイスでは、完全空乏型のSOI MOSFETに基板バイアス効果を適用することにより、超低消費電力と高速性を実現する方策について検討した。SOI MOSFETにおいてしきい値電圧を有効に変化させる方法として、基板バイアス係数可変MOSFETという全く新しいデバイスを提案した。埋込酸化膜直下の空乏層の伸縮を利用して、動作時には基板バイアス係数を小さくして高速動作を可能とし、待機時には基板バイアス係数を大きくして待機時電流を抑制する。デバイスシミュレーションの結果、このデバイスが予想通り動作することを確認した。また、実験により、基板バイアス係数が実際に変化していることを確認した。
一方、強誘電体ゲートFETは、集積回路の機能を高め、その機能を不揮発性化することができる。本年度は特性改善に関して取り組み、強誘電体膜とシリコン基板との間に挿入するバッファ層にハフニウム酸化膜を用いることにより、データ保持期間を10日以上に長くすることができた。また、このデバイスを不揮発性ラッチ回路に用いる場合の最適回路構成について検討し、CMOSインバータの個々のFETに強誘電体キャパシタを配置するよりも、両FETの入力を一体化したインバータ回路としての入力端子に強誘電体キャパシタを接続する方が回路の安定性を高められることを明らかにした。さらに、この回路を実際に作製して動作の検証を行った。
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