| 研究課題/領域番号 |
13480076
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| 研究種目 |
基盤研究(B)
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| 配分区分 | 補助金 |
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| 応募区分 | 一般 |
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| 研究分野 |
計算機科学
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| 研究機関 | 東京大学 |
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研究代表者 |
南谷 崇 東京大学, 先端科学技術研究センター, 教授 (80143684)
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| 研究分担者 |
今井 雅 東京大学, 先端科学技術研究センター, 助手 (70323665)
中村 宏 東京大学, 先端科学技術研究センター, 助教授 (20212102)
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| 研究期間 (年度) |
2001 – 2002
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| 研究課題ステータス |
完了 (2002年度)
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| 配分額 *注記 |
17,200千円 (直接経費: 17,200千円)
2002年度: 6,600千円 (直接経費: 6,600千円)
2001年度: 10,600千円 (直接経費: 10,600千円)
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| キーワード | 同期・非同期融合型VLSI / 設計支援CADシステム / AINOS / SDIモデル / Verilog RTL / 非同期式制御回路 / DIインタフェース / 2線2相式データ転送 / 暗号化回路 / 同期・非同期融合型VLSIシステム / CAD / 事象駆動原理 / 非同期式ライブラリ / STG / ダブルバッファDDL / メモリアーキテクチャ |
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| 研究概要 |
本研究では、同期・非同期融合型VLSIシステムの設計モデルとして、配線遅延を無視し得る、あるいは配線遅延は全て既知である局所領域の設計において、遅延情報を利用したSDIモデルに基づく局所同期型VLSIの設計方式を提案した。また、本設計方式に基づく非同期式システム設計支援CADシステム「AINOS」を開発し、ライブラリの整備を行って同期・非同期融合型VLSIシステムの設計支援環境を構築した。本CADシステムでは、同期式回路の設計スタイルで記述されたVerilog RTL記述を入力とし、非同期として実現するモジュールに関しては要求-応答信号線の付加、タイミング信号生成回路の付加などの処理を行い、非同期式システムを実現する。同期式システム設計と同じ仕様記述を用いることが出来るため、同期・非同期融合型VLSI設計支援CADシステムとして有効利用することが出来る。
また、非同期式制御回路の論理合成技術に関して焦点を当てた。第一に、配線遅延問題の解決策の一つとして、得られた論理回路が入力配線遅延に依存せずに正しく動作するように、配線遅延に非依存なインタフェースの導入法を提案した。また、論理合成後の回路最適化手法として、トランスダクション法と呼ばれるboolean最適化手法を非同期式制御回路のために拡張した。また、同期回路の高位設計の一環として、可変遅延演算器の利用を考慮した、制御回路設計手法を提案した。さらに、ハードウェア設計において、動作仕様から詳細設計に至るまでには様々なリファインメントが行われるが、そのようなリファインメントの前後の設計が、機能的に等価かどうかということを検証するための手法を提案した。
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