| 研究課題/領域番号 |
13558026
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| 研究種目 |
基盤研究(B)
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| 配分区分 | 補助金 |
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| 応募区分 | 展開研究 |
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| 研究分野 |
計算機科学
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| 研究機関 | 東北大学 |
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研究代表者 |
羽生 貴弘 東北大学, 電気通信研究所, 教授 (40192702)
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| 研究分担者 |
亀山 充隆 東北大学, 大学院・情報科学研究科, 教授 (70124568)
望月 明 東北大学, 電気通信研究所, 助手 (40359542)
木村 啓明 東北大学, 大学院・情報科学研究科, 助手 (00361155)
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| 研究期間 (年度) |
2001 – 2004
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| 研究課題ステータス |
完了 (2004年度)
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| 配分額 *注記 |
13,600千円 (直接経費: 13,600千円)
2004年度: 1,000千円 (直接経費: 1,000千円)
2003年度: 2,400千円 (直接経費: 2,400千円)
2002年度: 2,000千円 (直接経費: 2,000千円)
2001年度: 8,200千円 (直接経費: 8,200千円)
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| キーワード | 多値ロジックインメモリ / TMR素子 / 強誘電体キャパシタ / 超並列演算 / デバイスモデリング / 抵抗回路網 / 記憶・演算一体化 / データ転送ボトルネックフリー / 非数値データ処理 / 強誘電体デバイス / 全加算器 / デバイスモデル / 非破壊読出し / 相補的動作 / 強誘電体CAM / 不揮発性ロジック / FPGA / ゲートレベルパイプライン / フローティングゲートMOSトランジスタ / 多値集積回路 / パイプライン乗算器 / ゲートレベルパイプライン処理 / マイクロ順序動作 / 多値基本演算子 |
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| 研究概要 |
VLSIチップ内大局的配線に起因する性能劣化を本質的に解決するため、記憶機能と演算機能をビット単位の細粒度で一体化するロジックインメモリ(Logic-in-Memory)構造とこれを効率的に実現する新概念回路技術について研究した。まず、記憶・演算機能をデバイスレベルで一体化する強誘電体ロジックインメモリ回路技術を提案した。強誘電体キャパシタ内の残留分極状態が、強誘電体キャパシタ両端の電位差によって状態遷移することを活用し、入力値の差に基づく論理演算を初めて実現した。この応用例として、54ビット乗算器を構成し、大幅な性能向上が達成されることを明らかにした。また、強誘電体ロジックをさらに改良し、記憶データのリフレッシュを必要としない「非破壊読出し」機能と「高速論理演算機能」を同時に実現できる、新しい強誘電体ロジックインメモリ回路の開発にも成功した。高速なスイッチング動作を行うため、2個の強誘電体キャパシタを直列に接続して相補的に動作させることで2倍程度の出力電圧振幅を得た。応用例として、連想メモリLSIを構成し、大幅な性能向上が達成されることを明らかにした。さらに、トンネル磁気抵抗効果(TMR : Tunneling Magnetoresistive)素子を活用して演算機能を実現し、TMR素子の持つ優れた不揮発性記憶機能と演算機能をコンパクトに一体化した相補形TMR/トランジスタネットワークを活用したロジックインメモリ回路を提案した。TMR素子が記憶データによって抵抗値が変化する可変抵抗素子として見なせることに着目すると共に、TMRネットワーク内の微小な抵抗値の変化を高速に検出するための手法として、ダイナミック形電流モード回路を活用することで、定常電流をカットでき、低消費電力化も同時に達成した。応用例として、画像の動きベクトル検出等に用いられる差分絶対値和(SAD)演算器を構成し、大幅な性能向上が達成されることを明らかにした
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