| 研究概要 |
本研究では,以下の(1)〜(4)の成果を得た.
(1)欠陥救済設計に関する研究
SOCコアレベルでの欠陥救済およびチップ運用後のFT(フォールトトレランス)とを可能にする設計手法を提案した.これは複数個の異なるコアの欠陥を共通なプログラマブル冗長ユニットで救済するヘテロジーニアスな構造をもつものである.基本的な設計方法と数量的評価を行った.一方,階層的欠陥救済方式の比較的小さな粒度でのホモジーニアスな構造での欠陥救済設計も提案し,その32ビットアレイ乗算器への適用結果も示した.
(2)FPGAのテストに関する研究
書き込みデータを複数個もち瞬時に異なる回路へ変換可能なマルチコンテキストFPGA(MC-FPGA)に対して,テストのために書き込む構成メモリへの書き込み回数が小さいテスト手法を考案した.また,従来から行われてきている研究の整理も行った.
(3)VLSIのテストに関する研究
シードを決定論的に生成して与え,1ビット遷移パターンを次々に与えてロバストテストを行う遅延故障検出BISTの提案と遅延故障検出についての解析,大規模SOCテストでプログラマブルコアを,庄縮したデータを伸長するためのデコーダおよびBIST用のパターン発生器(TPG)とテスト圧縮回路のテスト用回路として利用する2つの手法の提案,さらに大規模SOCが階層的に構成されるときBIST回路によってテストを行う手法の提案を行った.
(4)故障回避・回復アーキテクチャに関する研究
相互結合網におけるデッドロックからの回復が容易な手法,一時停止形デッドロック回復の性能評価,相互結合網のフォールトトレラントルーティング手法,Wormhole方式を基にしたバックトラック可能な耐故障スイッチングの提案などを行った.
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