| 研究概要 |
平成15年度の研究実績の概要は以下の通りである.
[1]形式的検証法の提案
非同期式回路の設計あるいは同期式システムのシステムレベル設計では、設計の正しさを保証するためにタイミングを考慮した検証が必要である。今年度は、イベントの発生時間(信号線の挙動時間なども含む)を実数および整数変数で表した時間制約論理のためのアルゴリズムを考案した。BDD(二分決定グラフ)を拡張したもので、従来提案されている時間制約論理のための手法に比べ扱えるクラスが広く、BDDのもつ一意性など処理の高速化のための性質を有している。現在評価および高速化のための改善を行っているところであり、文献[4]において平成16年5月に学会発表予定である。
[2]可変構造システムのシステムレベルからの段階的設計法の提案と試作
設計すべきシステムに対して,既存の可変構造システムではその特徴を活かせず,必要なパフォーマンスが得られない場合がある.そのような場合,新たな可変構造システムを設計し,それらの上で必要とされるシステムを実装するほうが有利と考えられる.そのような場合,新たな可変構造システムをプロトタイプし,その上で高速なシステムシミュレーションによるパフォーマンス評価を行う必要がある.近年回路システム設計においてC言語ベースの回路記述言語による手法が注目されており,この手法を用いた可変構造システムの段階的設計方法を文献[1]で提案した。実際に設計手法を実現するために、分散プロセッサおよび信号処理方法の一つであるアダマール変換について複数の実現方法を提案し発表した(文献[2],[3])。
NTTによって提案されている動的再構成デバイスPCAに対して、SystemCを用いたモデルを開発し、高速シミュレーションによりパフォーマンス評価が可能となった。平成16年5月に学会発表予定である。
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