| 研究課題/領域番号 |
15360185
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| 研究種目 |
基盤研究(B)
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| 配分区分 | 補助金 |
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| 応募区分 | 一般 |
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| 研究分野 |
電子デバイス・電子機器
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| 研究機関 | 東京工業大学 |
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研究代表者 |
山田 明 東京工業大学, 量子ナノエレクトロニクス研究センター, 助教授 (40220363)
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| 研究期間 (年度) |
2003 – 2005
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| 研究課題ステータス |
完了 (2005年度)
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| 配分額 *注記 |
11,100千円 (直接経費: 11,100千円)
2005年度: 2,200千円 (直接経費: 2,200千円)
2004年度: 2,400千円 (直接経費: 2,400千円)
2003年度: 6,500千円 (直接経費: 6,500千円)
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| キーワード | 歪Si_<1-y>C_y / ガスソースMBE法 / Si MOSFET / 縦型MOS構造 / ホットワイヤーセル法 / 熱的安定性 |
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| 研究概要 |
近年Si-MOSFETの微細化の物理的な限界が指摘されており、更なる高性能化のためには新たな半導体材料の開発が不可欠となっている。そのような材料として、Si_<1-x>Ge_x、Si_<1-y>C_yといったIV族混晶半導体が注目されており、結晶に応力を加えた歪に起因する移動度の上昇が期待されている。現在はSiよりも格子定数の大きいSi_<1-x>Ge_xを仮想基盤とし、その上に歪Si層をエピタキシャル成長させた歪Si/歪緩和Si_<1-y>C_y構造が盛んに研究されている。この方法で作製された歪Si膜は面内方向に引っ張り歪を受けるため、面内方向の移動度が上昇する。しかしこの構造では歪Si層を得るために厚さ数μmのSi_<1-x>Ge_x仮想基板が必要となっている。
これに対し本研究で着目した歪Si/歪緩和Si_<1-y>C_y構造についての研究例はほとんどない。この構造は歪を緩和させたSi_<1-y>C_yを仮想基板として用い、その上に歪Si層をエピタキシャル成長させたものである。ここでは、先のSi_<1-x>Ge_xの場合と異なり、Si_<1-y>C_yの格子定数はSi基板よりも小さいため、歪Si層の成長方向の移動度が上昇する。このような構造は縦型MOSFETへの応用が考えられる。縦型MOSFETでは歪Si層の膜厚がゲート長となるためリソグラフィーの限界を受けないという利点がある。さらに、ダブルゲート構造により電流駆動能力が2倍となり、漏れ電流を抑制できるといった特徴がある。これらの背景から本研究では、歪Si/歪緩和Si_<1-y>C_y構造に着目し研究を進めた。
本年度はガスソースMBE法を用いて、歪Si/歪緩和Si_<1-y>C_y構造の作製を行った。その結果、以下の2種類のバッファ層をSi基板上に形成することで、同構造の作製に成功した。
1.階段状に組成を変化させたステップ歪緩和Si_<1-y>C_yバッファ層
2.厚さ30nmのSOI基板上に設けた単一組成のSi_<1-y>C_yバッファ層
現在、これら歪Si/歪緩和Si_<1-y>C_y層を用いてMOSトランジスタの作製に取り組んでいる。
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