| 研究概要 |
(1)調査:関連技術(動画像高圧縮技術、高速信号処理技術、LSIの低消費電力化・高性能化技術、リーク電流の削減技術等)を調査して、長所・短所を洗い出した.
(2)研究:これまでに新アルゴリズム「超高速中断法動き検出アルゴリズム」を開発した.この結果、画質の向上(全探索法以上の画質)、処理の高速化(10倍以上)を達成することができた.さらに、プロセッサの消費電力を従来約1/1,000,000(数mW)以下に低減できることを確認した.
(3)研究:新アーキテクチャ、新回路を開発して、動作時消費電力およびリーク電力をそれぞれ従来の1/1,000、1/1,000以下に削減できた.
(4)設計・試作・評価:「マルチステップ中断法動き検出アルゴリズム」、新アーキテクチャ、新回路を採用したテストチップ(動きベクトル検出回路、メモリ、固体撮像素子、動作時消費電力・待機時消費電力測定回路、等)を0.18-μm CMOS技術と購入設備を用いて設計し、VDECで試作・評価した.
(5)待機時消費電力(PST)を大幅に削減でき、アクセス時間(ta)を維持できる1Kb SRAMを0.18-μm CMOS技術を用いて設計、試作し、その特性を評価した.本SRAMには、携帯機器向けLSI等のPSTを低減するために開発した小型の電圧レベル変換(SVL)回路が搭載されている.PSTおよび動作時消費電力(PAT)の実測結果はSPICE解析結果とよく一致していた.SVL回路を搭載した本SRAMのPstは、電源電圧(VDD)が1.8Vの時、65.7nWであった.これはSVL回路を搭載しない従来形SRAMのPST(321.0nW)の約1/5である.一方、本SRAMのPATは、VDDが1.8V、クロック周波数が100MHzの時、624.2μWで、従来形SRAMのPAT(653.0μW)の95%であった.また、本SRAMのta(553p秒)は従来形SRAMのtaの僅か2.6%増であった。
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