| 配分額 *注記 |
24,960千円 (直接経費: 19,200千円、間接経費: 5,760千円)
2004年度: 10,790千円 (直接経費: 8,300千円、間接経費: 2,490千円)
2003年度: 14,170千円 (直接経費: 10,900千円、間接経費: 3,270千円)
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| 研究概要 |
本研究の目的は,独自に考案したプログラマブル要素回路構成と時間的回路分割実装機能により,実装回路規模に限界を持たないプログラマブル論理集積回路"フレキシブルプロセッサ"を実現し,顧客の要求する機能を瞬時にハードウェアに実装して製品化できる技術を開発することである。平成16年度は,以下の項目に関して研究を実施した。
1.フレキシブルプロセッサによるソフト・ハード協調設計・検証環境の構築
フレキシブルプロセッサの設計・検証分野への適用例として,集積回路設計者が個人的に利用可能なパーソナル集積回路ハードウェアエミュレータを開発した。昨年度開発したフレキシブルプロセッサを搭載し,マイコンボード(SH-4)のCPUバスに接続する形で制御する。インタフェースにはFPGA (Altera)を用いてプログラム可能とし,パーソナルエミュレータ動作方式の検討を行った。また,回路構成情報を格納するための専用メモリとしてSRAMをボード上に搭載する構成となっている。
2.ハードウェア記述言語からフレキシブルプロセッサの回路構成情報への自動変換ツールの開発
昨年度基本部分の開発を行った配置配線ツールPELOCを拡張し,無限大規模の時分割対応とするとともに,時間的通信に関する情報を生成するソフトウェアも開発した。
3.フレキシブルプロセッサ制御機能の実現
回路構成情報を管理し,処理の実行に合せて適宜必要な機能を呼び出してフレキシブルプロセッサを制御するソフトウェアを開発した。
4.全体システムの動作検証
開発したパーソナルエミュレータシステムおよび関連ソフトウェアを用い,複数コンテクストプレーンに分割された大規模回路の回路エミュレーションを実行・検証した。ソフトウェアシミュレーションに比べて圧倒的な高速動作を実証し,ほぼ期待通りの性能を実現した。
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