| 研究概要 |
本研究ではプロセッサ内のメモリを従来のキャッシュとして使用するのみでなく,再構成により大規模データに対処するための入出力バッファとして使用する方式,およびDRAM構造を利用した連続データアクセスを可能とするメモリコントローラの構成法を提案し,それらの協調動作により実現される高速大規模データアクセス機構を評価する.本年度は提案する再構成キャッシュ方式をデータベース処理に適用した場合の性能評価に関して国際ワークショップInternational Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systemsのポストプロシーディングに投稿し,採録された.また、本提案手法とデータベース処理における評価をまとめたものを日本データベース学会Letters(DBSJ)に投稿し、採録された。
16年度は主にデータベース処理を対象とした評価を行い、さらに前年度までに設計した基本機能に加え、高速フィルタリングを可能とするモジュールの回路設計および回路シミュレーションによる論理検証および性能評価を行った.VHDL言語による回路記述は本学で既に設置されているワークステーションを使用して行った.記述した回路に対してシミュレーション,論理合成,ターゲットデバイスへの配置・配線を行うために,Xilinx社のシミュレーション,論理合成,配置・配線の統合ツールであるISE Foundationを購入(一年間ライセンス)して使用した.また、メモリコントローラからPCIデバイスを制御する回路の開発のために、PCIのIPコアであるUO-DI-PCI-ALを購入して使用した。
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