| 研究課題/領域番号 |
15K00079
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| 研究種目 |
基盤研究(C)
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| 配分区分 | 基金 |
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| 応募区分 | 一般 |
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| 研究分野 |
計算機システム
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| 研究機関 | 徳島大学 |
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研究代表者 |
四柳 浩之 徳島大学, 大学院社会産業理工学研究部(理工学域), 准教授 (90304550)
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| 研究期間 (年度) |
2015-04-01 – 2018-03-31
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| 研究課題ステータス |
完了 (2017年度)
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| 配分額 *注記 |
4,550千円 (直接経費: 3,500千円、間接経費: 1,050千円)
2017年度: 1,040千円 (直接経費: 800千円、間接経費: 240千円)
2016年度: 1,040千円 (直接経費: 800千円、間接経費: 240千円)
2015年度: 2,470千円 (直接経費: 1,900千円、間接経費: 570千円)
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| キーワード | VLSIの検査技術 / 検査容易化設計 / ３次元積層チップ / 遅延故障 / LSIテスト / ディペンダブル・コンピューティング / VLSI |
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| 研究成果の概要 |
本研究では，３次元実装LSIにおける積層チップ間接続で発生する異常遅延の検査を行うための検査容易化設計手法を開発した。また，チップ積層間の接続に用いるシリコン貫通ビア（TSV）やマイクロバンプの欠陥による遅延について，電磁界シミュレーションおよび電子回路シミュレーションにより推定した。提案する検査容易化設計は，TSVに遅延付加セルを設け，異常遅延の検査を行うものである。遅延付加部の内部配線の影響を低減する配置方法についても検討した。試作ICの測定結果より付加遅延量のバラツキを抑える遅延付加ゲートの評価や複数TSVの同時検査可能な条件などを明らかにした。
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