研究課題
基盤研究(C)
サイドチャネル攻撃は、現代のVLSIシステムの深刻な問題の1つとなっている。クロック信号が不要な非同期式回路では、要求・応答信号をランダムに遅らせるランダム遅延素子を用いることで、同じ論理動作でも異なる電流・電磁波特性を示す回路を実現できる。本研究では、高性能な回路を実現するため、立ち上がりエッジと立ち下がりエッジを区別しない2phaseハンドシェイクプロトコルに基づいた非同期式回路を対象とし、ランダム遅延素子の構成要素として、6段のインバータ構成で2段目と5段目に遅延要素となる負荷容量を付加する回路構成を提案し、非同期式AES暗号化回路に適用してその有効性を明らかにした。
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電子情報通信学会論文誌
巻: J99-A
