| 配分額 *注記 |
47,970千円 (直接経費: 36,900千円、間接経費: 11,070千円)
2006年度: 8,580千円 (直接経費: 6,600千円、間接経費: 1,980千円)
2005年度: 7,800千円 (直接経費: 6,000千円、間接経費: 1,800千円)
2004年度: 31,590千円 (直接経費: 24,300千円、間接経費: 7,290千円)
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| 研究概要 |
LSI製造プロセスの微細化によるトランジスタの速度と集積度向上により演算速度は指数関数的な向上を続けている.一方、従来のプリント基板実装によるLSIシステムでは,長い通信距離と入出力チャネル数の制限により,チップ間の通信速度が制限され,チップ間通信とチップ内演算との速度格差が拡大している.いまやチップ間の通信はシステム全体の性能を律則する主要因になっており,高性能システム実現の障害となっている.この問題を解決する技術として三次元積層LSIシステムに注目が集まってきた.本研究で提案する積層チップ間インダクティブ結合通信は,チップに搭載したインダクタ間の誘導結合を入出力チャネルとする積層LSIチップ間の無線通信技術であり、本技術を確立することは高性能LSIシステム実現の鍵となる。本研究では,インダクティブ結合チャネルの面積を最小化する設計理論を確立し,またチャネルを配列する際に問題となるチャネル間クロストークの削減技術を提案し,これらを用いて誘導結合チャネルを高密度に配列したテストチップを設計,試作,評価して高速チップ間通信を達成することを目的とした.提案回路技術を搭載した配列チャネルを設計しテストチップを試作して,その性能を実測した.位相補間回路により4位相のクロックを発生して4相時分割多重を行った.時分割多重の相数を2相から4相に増加させてクロストークを削減し,チャネルの配列間隔を30ミクロンに短縮した.以上の結果,1mm^2の面積に配列可能となった10^<24>個の誘導結合チャネルにより,ビット誤り率10^<-13>以下でチップ間通信速度を1Tb/sまで高速化できることを実証した.また通信方式にバイフェーズ変調を用いて受信器のノイズ耐性を高めることで,必要な送信電力を2mWに削減した.
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