| 研究課題/領域番号 |
17206071
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| 研究種目 |
基盤研究(A)
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| 配分区分 | 補助金 |
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| 応募区分 | 一般 |
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| 研究分野 |
構造・機能材料
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| 研究機関 | 茨城大学 |
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研究代表者 |
大貫 仁 茨城大学, 工学部, 教授 (70315612)
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| 研究分担者 |
友田 陽 茨城大学, 理工学研究科, 教授 (90007782)
篠嶋 妥 茨城大学, 工学部, 准教授 (80187137)
青山 隆 秋田県立大学, システム科学技術学部, 教授 (80363737)
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| 研究期間 (年度) |
2005 – 2007
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| 研究課題ステータス |
完了 (2007年度)
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| 配分額 *注記 |
50,830千円 (直接経費: 39,100千円、間接経費: 11,730千円)
2007年度: 7,670千円 (直接経費: 5,900千円、間接経費: 1,770千円)
2006年度: 8,580千円 (直接経費: 6,600千円、間接経費: 1,980千円)
2005年度: 34,580千円 (直接経費: 26,600千円、間接経費: 7,980千円)
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| キーワード | LSI / Cu配線 / 抵抗率 / 模擬デバイス / 高純度めっき材 / 均一・大粒径 / 高純度プロセス / 酸素濃度 / めっき材料 / 分子動力学法 / 結晶粒径 / 密着性 / 耐エレクトロマイグレーション性 / LSI用Cu配線 / 配線抵抗率 / TEG / Cu配線形成 / 硫酸銅純度 / 平均結晶粒径 / 標準偏差 / ナノスクラッチ試験 / エレクトロマイグレーション / 技術ノード35nm / 配線の低抵抗化 / 配線の密着性向上 |
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| 研究概要 |
LSIの高速化・高集積化は、トランジスタの微細化と配線寸法の微細化によりはじめて実現できる。しかし、配線寸法(配線幅・厚さ)が数100nm以下に微細化されると、配線抵抗Rと配線容量Cの積で表される配線遅延がトランジスタ遅延に比較して無視できなくなり、微細化によるLSIの性能向上を阻害する。これは、Cu配線の抵抗率が、線幅が100nm以下の領域では、微細化とともに抵抗率が著しく増大することによる。これは、が微細・不均一化することおよびCu配線/バリアメタル界面の密着性が低下することによって粒界および界面における伝導電子散乱が顕著になるためである。
本研究では、まず、幅50nmCu配線の抵抗率、微細構造および信頼性を評価するための模擬デバイス(TEG)の設計・製作を行った。次に、上記TEGを用い、Cu配線を形成する際の、アノード電極、硫酸銅等のめっき材料に着目し、Cu配線の純度を向上させることによりCu配線中の結晶粒径を均一・大粒径化して抵抗率を低減しようと考えた。そこで、公称純度9Nのアノード電極および公称純度6Nの硫酸銅を用い幅50nmのCu配線を形成して、抵抗率を現状プロセス(公称純度4Nアノード、公称純度3N硫酸銅)で形成したCu配線のそれと比較した結果、21%低減できることを明らかにした。また、透過電子顕微鏡を用いた幅50nm配線の長さ方向の断面構造評価技術も確立し、上記高純度プロセスで形成したCu配線の長さ方向における結晶粒径は現状プロセスのそれよりも約10%大きく、ばらつきは約30%小さいことを明らかにした。さらに、Cu配線中の酸素も現状プロセス配線に比べ、約1/10に減少することも分かった。
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