| 配分額 *注記 |
15,750千円 (直接経費: 15,300千円、間接経費: 450千円)
2007年度: 1,950千円 (直接経費: 1,500千円、間接経費: 450千円)
2006年度: 5,000千円 (直接経費: 5,000千円)
2005年度: 8,800千円 (直接経費: 8,800千円)
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| 研究概要 |
「研究の目的」および「研究実施計画」に照らして研究を推進し,以下の研究成果を得た.
1.リコンフィギャラブルロジックIPの研究
従来のFPGAよりもリコンフィギャラブルシステムに適したデバイスアーキテクチャとして,粒度可変論理セルVGLCを提案し実装評価を行った.このアーキテクチャは,細粒度方式と粗粒度方式を統合した粒度可変構造をもつ点に新規性がある.FPGAと同様の配線構造をVGLCに適用し,ハンドマッピングによる算術演算回路の評価を行った.トランジスタレベルで最適化を行った結果,FPGAのロジッククラスタと比較してVGLCの実装面積は最小となり,面積遅延積も最大で66%改善できることが確認できた.
2.動的リコンフィギャラブルシステムにおけるRTOS機能拡張とロジック仮想化機構の研究
再構成処理を含むタスクをスケジューリングしてシステム全体の処理を停止することなく実行を続けるために必要なRTOS拡張機能およびロジック仮想化機構を検討し実装評価を行った.提案手法によりプロセッサ混載FPGAを用いてデバイス内で自己再構成を行うことができ,また機能の実装形態をユーザに意識させることなくネットワークを介して機能の実装を行うことができるため実用性と利便性が高いシステムを提供できることを示した.
3.リコンフィギャラブル向け設計ツールの研究
部分再構成機能を活かすため,実装する回路に内在する共通機能を抽出することで効率の良い再構成を実現する設計手法について検討した.JEPGおよびMPEG-2でコーダの機能共有実装において再構成時間を60%削減できることを示した.また,HDLにより記述された回路から共有部分を自動抽出する設計手法を検討した.対象とした回路では,共有実装によりLUT数で約4%,レジスタ数で約23%,論理ブロック数で約9%の削減を見込めることが分かった.
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