| 研究概要 |
本研究最終年度となる平成19年度は,前年度までにトランジスタレベル・レイアウトをおこない,東京大学大規模集積システム設計教育研究センター(VDEC)のVLSI試作サービスで製作・パッケージングされた多値論理VLSIチップの評価ならびに成果発表をおこなった.
多値論理は,3つ以上の論理レベルで情報を処理する論理で,現行の2値論理システムの配線占有面積や消費電力といった問題を打開する手法の1つとして注目されている.試作チップには,ニューロンMOSFETを2個ずつ用いて構成できるダウンリテラル回路とアナログインバータ,そしてこれらの応用回路である電圧比較器,多値パスゲート,Tゲート等を搭載した.多値論理信号処理のための基本関数を実現するだけでなく,標準的なCMOSダブルポリシリコンプロセスで製作できることも,これらの回路の大きな長所である.それぞれの試作チップごとに専用のテストベンチの開発し,温度管理のもと,各回路の直流特性,交流特性,クロストーク等の詳細な評価をおこなった.フローティング・ゲート上の初期電荷によって若干のばらつきはあるものの,およそ9割の試作回路で,16個以上の論理レベルによる電圧モード多値論理信号処理を続けられるだけのノイズマージンと線形な可変しきい値特性が確認された.
また,前年度の段階でデータ解析が終わっていた実験結果に関しては,国際シンポジウム(第37回ISMVL)へ論文投稿し,査読を経て,5月にオスロで発表ならびに関連分野の研究者・技術者との意見交換をおこなった.
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