| 研究課題/領域番号 |
17H06148
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| 研究種目 |
基盤研究(S)
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| 配分区分 | 補助金 |
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| 研究分野 |
電子・電気材料工学
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| 研究機関 | 東京大学 |
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研究代表者 |
高木 信一 東京大学, 大学院工学系研究科(工学部), 教授 (30372402)
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| 研究分担者 |
前田 辰郎 国立研究開発法人産業技術総合研究所, エレクトロニクス・製造領域, 研究主幹 (40357984)
入沢 寿史 国立研究開発法人産業技術総合研究所, エレクトロニクス・製造領域, 主任研究員 (40759940)
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| 研究期間 (年度) |
2017-05-31 – 2022-03-31
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| 研究課題ステータス |
完了 (2021年度)
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| 配分額 *注記 |
206,570千円 (直接経費: 158,900千円、間接経費: 47,670千円)
2021年度: 33,540千円 (直接経費: 25,800千円、間接経費: 7,740千円)
2020年度: 32,240千円 (直接経費: 24,800千円、間接経費: 7,440千円)
2019年度: 34,710千円 (直接経費: 26,700千円、間接経費: 8,010千円)
2018年度: 39,910千円 (直接経費: 30,700千円、間接経費: 9,210千円)
2017年度: 66,170千円 (直接経費: 50,900千円、間接経費: 15,270千円)
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| キーワード | MOSFET / ゲルマニウム / III-V族化合物半導体 / 3次元集積 / 移動度 / 結晶ひずみ / Ge / III-V / III-V族半導体 / III-V半導体 |
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| 研究成果の概要 |
smart cut法・epitaxial lift-off法・酸化濃縮法を用いて、Si基板上に高品質のIII-V-OI及びGOI構造を形成し、ディジタル・エッチングにより10nm以下の極薄膜III-V-OI nMOSFETとGOI nMOSFET/pMOSFETを実現して、歪みや面方位等の最適化により、世界最高移動度を実現した。また、低抵抗のメタルソース・ドレイン形成とその評価法、低界面準位を実現するMOS界面制御手法を提案し、Si基板上III-V/Ge 3次元積層CMOS作製の要素技術を構築した。
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| 研究成果の学術的意義や社会的意義 |
継続的CMOSスケーリングとSi基板上の異種材料集積を用いたLSIシステムを可能にする、Si基板上のIII-V半導体やGe薄膜形成技術、高品質MOSFET作製技術を提供した。また、極薄膜チャネルMOSFETのキャリア輸送特性を明確にして、その決定機構を定量的に明らかにし、材料設計や素子設計上の指針を与えると共に、更なる性能向上のための新しいチャネルエンジニアリング手法を提案した。
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| 評価記号 |
検証結果 (区分)
A
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評価記号 |
評価結果 (区分)
A+: 当初目標を超える研究の進捗があり、期待以上の成果が見込まれる
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