| 研究課題/領域番号 |
17K12661
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| 研究種目 |
若手研究(B)
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| 配分区分 | 基金 |
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| 研究分野 |
計算機システム
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| 研究機関 | 会津大学 |
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研究代表者 |
小平 行秀 会津大学, コンピュータ理工学部, 上級准教授 (00549298)
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| 研究期間 (年度) |
2017-04-01 – 2020-03-31
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| 研究課題ステータス |
完了 (2019年度)
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| 配分額 *注記 |
4,030千円 (直接経費: 3,100千円、間接経費: 930千円)
2019年度: 1,300千円 (直接経費: 1,000千円、間接経費: 300千円)
2018年度: 1,430千円 (直接経費: 1,100千円、間接経費: 330千円)
2017年度: 1,300千円 (直接経費: 1,000千円、間接経費: 300千円)
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| キーワード | 集積回路設計自動化 / 遅延ばらつき / 経年劣化 / 歩留まり改善 / 遅延調整可能素子 / クロック同期回路 |
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| 研究成果の概要 |
本研究では，製造後に遅延値を変更できる素子(PDE)をクロック回路に挿入することで，遅延ばらつきや経年劣化による誤動作から回路を回復させる機構を持つ，信頼性の高い集積回路の設計支援システムの開発を行った．従来のPDEを挿入した設計手法と比較して消費電力を削減するために，新たにPDEの構造を提案し，PDEを削減するためのクラスタリング手法を提案した．また，従来手法から設計手順を見直すことで，設計時間を100倍程度高速化した．計算機実験において，従来のクロック同期方式の回路と比較したところ，面積や消費電力の増加を抑えつつ，歩留まりが改善されることを確認した．
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| 研究成果の学術的意義や社会的意義 |
PDEにより各記憶素子に供給されるクロックタイミングを調整することで回路を誤動作から回復させることができるため，本研究によりLSIの設計技術の信頼性の向上に貢献した．また，設計に掛かる時間を既存研究より100倍程度高速化したことで，大規模な回路への適用の可能性が高まり，実用性を向上した．なお，開発した設計支援システムは，アプリケーションを限定していないため，どのようなアプリケーションに対しても高信頼な集積回路を実現できることが期待される．
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