| 研究課題/領域番号 |
17K14684
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| 研究種目 |
若手研究(B)
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| 配分区分 | 基金 |
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| 研究分野 |
通信・ネットワーク工学
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| 研究機関 | 東京大学 (2018-2019)
東京理科大学 (2017) |
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研究代表者 |
徐 祖楽 東京大学, 大学院工学系研究科(工学部), 特任講師 (50778925)
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| 研究期間 (年度) |
2017-04-01 – 2020-03-31
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| 研究課題ステータス |
完了 (2019年度)
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| 配分額 *注記 |
4,290千円 (直接経費: 3,300千円、間接経費: 990千円)
2019年度: 1,430千円 (直接経費: 1,100千円、間接経費: 330千円)
2018年度: 1,690千円 (直接経費: 1,300千円、間接経費: 390千円)
2017年度: 1,170千円 (直接経費: 900千円、間接経費: 270千円)
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| キーワード | 周波数シンセサイザ / 無線機 / IoT / 極低消費電力PLL / 位相同期回路 / 電子デバイス・機器 |
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| 研究成果の概要 |
周波数シンセサイザの極低消費電力と低位相雑音の両立に研究の主眼を置く。DTC-based injection-lock PLLとSPD-based PLLを提案して実測した。実測結果を踏まえ、ロック範囲補正付きDTC-and-SPD-based fractional-N PLLを提案して試作した。2.8-ps rmsジッタと0.45-mW消費電力達成を見込んでおり、極低消費電力と低位相雑音の両立が可能とした。また、PLLの広帯域化と高速起動について考案して提案した。位相検出器とspur低減手法に関する新たな発想もでき、小面積ADCと低spur dual-loop PLLも開発した。
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| 研究成果の学術的意義や社会的意義 |
周波数シンセサイザ (PLL) について、低位相雑音にしながら従来リング型PLLの数10-mW以上定常消費電力をsub-mWレベルまで低減できた。広ループ帯域幅でリング発振器位相雑音を抑えるため、その効果、ノイズの抑制だけではなく、PLLの起動時間も大幅に短縮可能となった。逐次比較高速起動手法を加え、間欠動作に合わせて更なる低消費電力化が可能となる。他の提案した広帯域発振器、新規位相検出器とspur抑制手法も含め、本研究で創出した技術は、極低消費電力IoT無線機に応用可能と考える。将来の大規模センサネットワークの普及に役に立つことを期待できる。
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