研究課題
基盤研究(B)
本研究では、次世代MOSFETにおいて、低いSiO_2換算膜厚(EOT)を達成するために不可欠なMetal-Gate/High-k膜/Si ゲートスタック構造の形成手法の構築を目指した。目標は、同一膜厚のSiO_2に比べて大幅な(6桁程度)リーク電流低減、Si酸化膜と同程度の界面特性の実現である。得られた成果は、以下の通りである。(1)熱酸化とそれに続く化学エッチングによりSiO_2(1.5nm)/Si構造を形成した。この構造の上ヘスパッタリング法を用いて2.5nmのHf堆積と酸素プラズマ照射によるHf表面酸化を、電子サイクロトロン共鳴プラズマにより同一真空中で行った。その後、熱処理によりHfO_xとSiO_2とを界面反応させでhigh-k膜を形成する手法を構築した。その結果、EOT=1.15nm、同一膜厚のSiO_2膜に比べで4桁のリーク電流の低減を実現した。また、過渡接合容量(DLTS)法により、High-k膜/Si界面の界面準位密度D_<it>を評価し、Si酸化膜と同程度の良好な特性(D_<it>=1x10^<11>cm^<-2>eV^<-1>)を持つことを明らかにした。(2)Metal-Gate電極の検討として、Au、Pt、HfN、TaN、Al、Hf金属に対して、加工手法を確立すると共に、SiO_2およびHfO_2上の実効仕事関数φeffを詳細に調べた。その結果、AuとPtは高いφeff値(約5.0 eV)を、HfNとTaNは中位のφeff値(4.5eV)を、AlとHfは低いφeff値(約4.0 eV)を持つことを明らかにした。これにより、n-およびp-チャネルMOSFETのしきい値電圧制御が可能となった。(3)TaN/HfO_2/Si-MOSFETの試作プロセスを完成させ、デバイスが正常に動作すること、物理気相法によるTaNの堆積は界面準位及び実効移動度を劣化させるが、高温熱処理により改善できることを示した。
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九州大学大学院総合理工学報告 第29巻第4号
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九州大学大学院総合理工学報告 (印刷中)
Materials Science in Semiconductor Processing No.9
ページ: 1031-1036
Materials Science in Semiconductor Processing No. 9
http://astec.kyushu-u.ac.jp/nakasima/naka_home.htm
