| 研究課題/領域番号 |
18500042
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| 研究種目 |
基盤研究(C)
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| 配分区分 | 補助金 |
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| 応募区分 | 一般 |
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| 研究分野 |
計算機システム・ネットワーク
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| 研究機関 | 広島市立大学 |
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研究代表者 |
若林 真一 広島市立大学, 情報科学研究科, 教授 (50210860)
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| 研究分担者 |
永山 忍 広島市立大学, 情報科学研究科, 助教 (10405491)
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| 研究期間 (年度) |
2006 – 2007
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| 研究課題ステータス |
完了 (2007年度)
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| 配分額 *注記 |
3,870千円 (直接経費: 3,600千円、間接経費: 270千円)
2007年度: 1,170千円 (直接経費: 900千円、間接経費: 270千円)
2006年度: 2,700千円 (直接経費: 2,700千円)
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| キーワード | 2次割当問題 / タブー探索法 / FPGA / シストリックアルゴリズム / 並列アルゴリズム / パイプライン処理 / 並列処理 |
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| 研究概要 |
2次割当問題(Quadratic Assignment Problem、QAP)はNP困難な組合せ最適化問題の1つであり、数理計画法等の通常の手法では最適解を求めることが困難であることが知られている。本研究では、2次割当問題に対するタブー探索法に基づくハードウェア解法に関する研究開発を行った。本研究で提案したアルゴリズムでは、タブー探索法において最も計算時間を要する近傍解評価に対してシストリックアルゴリズムを用いることで、短い実行時間でタブー探索法に基づく近似解を得ることを可能とした。提案アルゴリズムはプロセッシングユニットを1次元配列状に接続したシストリックアーキテクチャ上で動作し、各プロセッシングユニットは並列に動作することで、複数の近傍解を同時に評価する。また、各解に対する目的関数の評価をパイプライン処理で実行することで近傍解の評価時間を大幅に短縮している。近傍解計算に必要な入力配列データは、FPGA内のブロックメモリを用いて分散配置することでメモリアクセスを並列化している。また、FPGAのプログラム可能性を利用することで、問題サイズとFPGAチップの規模を考慮した最適なハードウェア構成が実現可能になった。
提案手法をVerilog-HDLハードウェア記述言語を用いて設計し、FPGA上に実現して性能を実験的に評価し、提案手法の有効性を確かめた。本研究で得られた研究成果については、国内学会の研究会等で発表するとともに、関連する国際会議においても発表を行った。
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