| 研究概要 |
1.平成18年度にVDECで試作したプロトタイプのLSIを入手し、評価に入った。その結果2V動作、25MS/s、S/N比として48dB程度、8ビット精度、を確保出来たため、平成19年4月にIEEEの学会であるCICCに論文を投稿した。
2.その結果は見事採用となり、平成19年9月に米国にて発表した。目標には未達の特性ではあったが、回路方式の有用性と実現可能性について評価して頂いたものと考えている。
3.ただしやはり100MS/s、10ビット精度は一つの目標であり、それに未達であったので平成19年度の上期にその原因を探った。解析の結果、(1)クロック駆動回路を終端していなかったこと、(2)サブDACの動作タイミングが不適切であったこと、の原因をつきとめた。
4.そこで平成19年度の下期には,回路修正案を作成し回路シミュレーションを行って線形性が改善されることを確認した後,再度の試作を予定して回路設計およびレイアウトの検討を始めたのだ。
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