| 研究課題/領域番号 |
18680006
|
|---|
| 研究種目 |
若手研究(A)
|
| 配分区分 | 補助金 |
|---|
| 研究分野 |
計算機システム・ネットワーク
|
|---|
| 研究機関 | 慶應義塾大学 |
|---|
研究代表者 |
西 宏章 慶應義塾大学, 理工学部, 准教授 (00365470)
|
|---|
| 研究期間 (年度) |
2006 – 2007
|
| 研究課題ステータス |
完了 (2007年度)
|
| 配分額 *注記 |
14,950千円 (直接経費: 11,500千円、間接経費: 3,450千円)
2007年度: 7,410千円 (直接経費: 5,700千円、間接経費: 1,710千円)
2006年度: 7,540千円 (直接経費: 5,800千円、間接経費: 1,740千円)
|
|---|
| キーワード | バックボーンルータ / ルータアーキテクチャ / ネットワークプロセッサ / スイッチ / アービタ / ルーティングテーブルキャッシュ / 通信プロトコル / ハイブリッドスイッチ / VoIP / P-Gear / S-Gear / インターネットバックボーンルータ / スイッチアーキテクチャ |
|---|
| 研究概要 |
インターネットは我々の生活に欠かせないインフラとしての地位を確立しており、その中の中枢部分で情報を交換するバックボーンルータやコアルータは単に物理配線の高速化に追従するだけに留まらず、数多くのプロトコルへの柔軟に対応し、より厳しいQoS要求にこたえる必要がある。しかしながら、これらの全てを満足に満たすルータの実現手段には決め手がない。この様な状況に対応する新しいルータアーキテクチャTera- Gearsの提案と評価を行った。ルータの主要機能を1.パケットのヘッダ解析を行い必要な処理を行うネットワークプロセッサ2.QoSに基づきパケットを目的地へ分配するスイッチ3.パケットのあて先を高速検索するルーティングテーブルの3つに分割し、それぞれの部位で100Gbpsの高帯域スループットを高効率で獲得する新しいルータアーキテクチャである。1.として、既提案のProcess Learning Cacheを発展させ、さらにキャッシュ利用効率を向上させるMulti-Aware Cacheを提案し評価した。このMulti-AwareCacheを利用することで、voIPなどリアルタイム性が必要かつ小さなパケットが大量に入力される新しいプロトコルにおいてキャッシュ利用効率を3%程度向上させ、かつ必要なプロセッサコア数の低減させることを提案し証明した。2.として、既提案のS-GearにQoS機能を盛り込み評価した。結果、従来問題であった回路規模の増大を抑えるとともに、柔軟なQoSに対応しつつ大容量細粒度通信を行うスイッチを構成可能であることを示した。特に細粒度通信では従来の2.5倍程度の性能が得られた。3.として階層メモリアーキテクチャを利用しかつ、最終段に従来のパトリシアツリーよりも効率よく検索ツリーを管理できる拡張パトリシアツリーを取り入れた新しいL-Gearを提案し、その性能を評価した。結果、電力消費量が大きく、拡大する経路数への対応が困難なTCAMを利用しない場合でも、80Gbps程度のスループットで高速にルーティングテーブル検索が可能であることを示した。
|
