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ビットレベル並列性を利用したウェーブパイプライン化低電力小型演算器の設計

研究課題

研究課題/領域番号 18700040
研究種目

若手研究(B)

配分区分補助金
研究分野 計算機システム・ネットワーク
研究機関山形大学

研究代表者

多田 十兵衛  山形大学, 大学院・理工学研究科, 助教 (30361273)

研究期間 (年度) 2006 – 2007
研究課題ステータス 完了 (2007年度)
配分額 *注記
2,900千円 (直接経費: 2,900千円)
2007年度: 1,600千円 (直接経費: 1,600千円)
2006年度: 1,300千円 (直接経費: 1,300千円)
キーワードウェーブパイプライン / 乗算器 / ビットレベル並列性
研究概要

本研究の目的は、回路規模あたりの演算性能を最大にする演算器の開発である。近年、半導体プロセスの微細化に伴い、回路規模に比例する消費電力、すなわち静的な消費電力と動的な消費電力の割合は逆転しつつある。本研究ではこの点に着目し、回路規模あたりの演算性能という面から演算器の開発を行う。
本研究で提案する演算器は、演算に含まれるビットレベル並列性に着目し、この並列性をウェーブパイプライン化した低ビットの演算器を用いて利用する。これにより演算器の回路規模、および回路の静的な消費電力を大きく削減しつつ、演算を高速に実行することが可能になる。
平成19年度は、まずウェーブパイプライン化演算器および並列データの入力信号への変換機構の設計を行った。入力信号を生成する回路は、レジスタから入力された高ビット幅の値を一定ビットごとに分割し、分割したビット列を時間的に連続して演算器に投入する。演算器から出力された値は、高ビット幅のビット列に成型され、レジスタに出力される。これにより低ビットウェーブパイプライン化演算器により高ビットの演算が可能となる。
次に、チップ試作により提案する演算器を実装した場合の性能および消費電力の評価を行った。設計にはVDEC(大規模集積システム設計教育研究センター)が提供する各種EDAツールを用い、VDECを通じてチップ試作を行った。
回路シミュレータによる評価の結果、提案手法を実装した演算器は最大で12倍の高速動作を可能とし、電力遅延積の評価では最大28%の削減を実現した。

報告書

(2件)
  • 2007 実績報告書
  • 2006 実績報告書
  • 研究成果

    (7件)

すべて 2007 2006

すべて 雑誌論文 (6件) (うち査読あり 3件) 学会発表 (1件)

  • [雑誌論文] Gain-based Delay Balancing Technique for Wave Pipelining2007

    • 著者名/発表者名
      Jubee, Tada, Ryusuke, Egawa, Keiichiro, Sano, Gensuke, Goto, Tadao, Nakamura
    • 雑誌名

      Proceedings of the 22nd International Technical Conference on Circuit/Systems, Computers and Communications(ITC-CSCC2007) Vol.I

      ページ: 451-452

    • 関連する報告書
      2007 実績報告書
    • 査読あり
  • [雑誌論文] Scaling Effects in Combinational Logic Circuit Design2007

    • 著者名/発表者名
      Ryusuke, Egawa, Tasuku, Itoh, Tomoyuki, Inoue, Ken-ichi, Suzuki, Tadao, Nakamura, Jubei, Tada
    • 雑誌名

      Information Vol.10,No.5

      ページ: 695-702

    • 関連する報告書
      2007 実績報告書
    • 査読あり
  • [雑誌論文] Parallel Image Reconstruction Operation by Dedicated Hardware for Three Dimensional Ultrasound Imaging2007

    • 著者名/発表者名
      Keiichi, Satoh, Jubei, Tada, Hirotaka, Yanagida, Yasutaka, Tamura
    • 雑誌名

      2007 IEEE International Ultrasonics Symposium

      ページ: 1522-1525

    • 関連する報告書
      2007 実績報告書
    • 査読あり
  • [雑誌論文] A Sophisticated Multiplier in Advanced CMOS Technologies2006

    • 著者名/発表者名
      Ryusuke Egawa, Jubei Tada, Gensuke Goto, Tadao Nakamura
    • 雑誌名

      Proceedings of the 21st International Technical Conference on Circuit/Systems, Computers and Communications (ITC-CSCC2006) Vol. 11

      ページ: 53-56

    • 関連する報告書
      2006 実績報告書
  • [雑誌論文] Future Design Strategy of Combinational Logic Circuits2006

    • 著者名/発表者名
      Ryusuke Egawa, TasuKu Ito, Tomoyuki Inoue, Jubei Tada, Ken-ichi Suzuki, Tadao Nakamura
    • 雑誌名

      Proceedings of The Fourth International Conference on information, the Fourth Irish Conference on the Mathematical Foundations of Computer Science and Information Technology'06

      ページ: 110-113

    • 関連する報告書
      2006 実績報告書
  • [雑誌論文] 3次元超音波撮像用像再生演算ハードウェア2006

    • 著者名/発表者名
      佐藤啓一, 多田十兵衛, 田村安孝
    • 雑誌名

      高速信号処理応用技術学会誌 第9巻第2号

      ページ: 43-49

    • 関連する報告書
      2006 実績報告書
  • [学会発表] ウェーブパイプラインのための遅延調整手法に関する研究2007

    • 著者名/発表者名
      佐野啓一郎・多田十兵衛・江川隆輔・後等源助
    • 学会等名
      電気情報通信学会ICD研究会
    • 発表場所
      沖縄県男女共同参画センター
    • 年月日
      2007-03-07
    • 関連する報告書
      2007 実績報告書

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公開日: 2006-04-01   更新日: 2016-04-21  

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