| 研究課題/領域番号 |
18K11218
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| 研究種目 |
基盤研究(C)
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| 配分区分 | 基金 |
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| 応募区分 | 一般 |
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| 審査区分 |
小区分60040:計算機システム関連
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| 研究機関 | 徳島大学 |
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研究代表者 |
四柳 浩之 徳島大学, 大学院社会産業理工学研究部(理工学域), 准教授 (90304550)
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| 研究期間 (年度) |
2018-04-01 – 2021-03-31
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| 研究課題ステータス |
完了 (2020年度)
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| 配分額 *注記 |
4,550千円 (直接経費: 3,500千円、間接経費: 1,050千円)
2020年度: 1,560千円 (直接経費: 1,200千円、間接経費: 360千円)
2019年度: 1,560千円 (直接経費: 1,200千円、間接経費: 360千円)
2018年度: 1,430千円 (直接経費: 1,100千円、間接経費: 330千円)
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| キーワード | VLSIの検査技術 / 検査容易化設計 / ３次元積層IC / 遅延故障 / LSIテスト / ディペンダブル・コンピューティング / ディペンダブルコンピューティング / VLSIのテスト技術 / VLSIの検査容易化設計 / 故障検出 |
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| 研究成果の概要 |
本研究では，３次元積層ICチップのチップ間接続における故障テストを行うための検査容易化設計について研究を行なった。特に信号遷移に異常が現れる故障および劣化の検出を対象として，遅延故障の検査容易化回路とその検査容易化回路へのテスト信号・制御信号の供給回路の設計手法を開発した。テスト遷移信号の付加遅延のばらつきを抑える遅延ゲート設計や，テスト時間を抑える検査対象経路の複数選択信号生成手法，およびテスト時の制御・観測時間を低減するため信号供給に用いるバウンダリスキャン回路に迂回経路を設け必要なクロック数の削減を行なった。
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| 研究成果の学術的意義や社会的意義 |
3次元積層ICには，配線が短く高速動作が可能，パッケージの小型化が可能，低消費電力であることなどの利点がある。提案した各手法によりIC間接続に発生する遅延を生じる検査困難な遅延故障のテストが可能となり，またそのテスト時間を抑えるテスト入力生成およびテスト容易化設計手法の適用により積層ICの製造コスト削減に寄与すると考えられる。
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